[发明专利]一种测试电路、闪存和测试系统

权利要求书

1.一种测试电路，其特征在于，应用于闪存，所述闪存包括多个存储单元，每个所述存储单元由叠栅NMOS管构成，所述测试电路包括：

第一加压模块，所述第一加压模块与至少一个所述叠栅NMOS管的栅端相连，所述第一加压模块用于接收第一耐压控制信号和擦除控制信号，当所述第一耐压控制信号有效且所述擦除控制信号无效时，所述第一加压模块向所述至少一个叠栅NMOS管的栅端施加正电压；

第二加压模块，所述第二加压模块与所述至少一个叠栅NMOS管的PWELL端相连，所述第二加压模块用于接收第二耐压控制信号和所述擦除控制信号，当所述第二耐压控制信号有效且所述擦除控制信号无效时，所述第二加压模块向所述至少一个叠栅NMOS管的PWELL端施加负电压。

2.根据权利要求1所述的测试电路，其特征在于，所述第一耐压控制信号在高电平时有效，或所述第一耐压控制信号在低电平时有效。

3.根据权利要求1所述的测试电路，其特征在于，所述第二耐压控制信号在高电平时有效，或所述第二耐压控制信号在低电平时有效。

4.根据权利要求1所述的测试电路，其特征在于，所述擦除控制信号在高电平时无效，或所述擦除控制信号在低电平时无效。

5.根据权利要求1所述的测试电路，其特征在于，所述第一加压模块包括：

第一反相器，所述第一反相器的输入端接收所述第一耐压控制信号，所述第一反相器的电源端与所述正电压的提供端相连；

第一PMOS管，所述第一PMOS管的栅端与所述第一反相器的输出端相连，所述第一PMOS管的源端与所述正电压的提供端相连，所述第一PMOS管的漏端与所述至少一个叠栅NMOS管的栅端相连；

第一与非门，所述第一与非门的第一输入端接收所述擦除控制信号，所述第一与非门的第二输入端接收地址译码信号，所述第一与非门的电源端与所述闪存的电源端相连；

第二反相器，所述第二反相器的输入端与所述第一与非门的输出端相连，所述第二反相器的电源端与所述闪存的电源端相连；

第一双阱NMOS管，所述第一双阱NMOS管的栅端与所述第二反相器的输出端相连，所述第一双阱NMOS管的漏端分别与所述第一PMOS管的漏端和所述至少一个叠栅NMOS管的栅端相连，所述第一双阱NMOS管的P阱端与所述负电压的提供端相连，所述第一双阱NMOS管的N阱端与所述闪存的电源端相连。

6.根据权利要求1所述的测试电路，其特征在于，所述第二加压模块包括：

第三反相器，所述第三反相器的输入端接收所述第二耐压控制信号；

第二与非门，所述第二与非门的第一输入端接收所述擦除控制信号，所述第二与非门的第二输入端与所述第三反相器的输出端相连，所述第二与非门的电源端与所述闪存的电源端相连；

第四反相器，所述第四反相器的输入端与所述第二与非门的输出端相连，所述第四反相器的电源端与所述闪存的电源端相连；

第五反相器，所述第五反相器的输入端与所述第四反相器的输出端相连，所述第五反相器的电源端与所述正电压的提供端相连；

第二PMOS管，所述第二PMOS管的栅端与所述第五反相器的输出端相连，所述第二PMOS管的源端与所述正电压的提供端相连，所述第二PMOS管的漏端与所述至少一个叠栅NMOS管的PWELL端相连；

第二双阱NMOS管，所述第二双阱NMOS管的栅端接收所述第二耐压控制信号，所述第二双阱NMOS管的漏端分别与所述第二PMOS管的漏端和所述至少一个叠栅NMOS管的PWELL端相连，所述第二双阱NMOS管的P阱端与所述负电压的提供端相连，所述第二双阱NMOS管的N阱端与所述闪存的电源端相连。

7.一种闪存，其特征在于，包括至少一个权利要求1-6中任一项所述的测试电路和多个存储单元，每个所述存储单元由叠栅NMOS管构成，每个所述叠栅NMOS管与一所述测试电路相连。

8.一种测试系统，其特征在于，包括权利要求7所述的闪存和控制器，所述控制器分别与所述闪存中的各测试电路相连，所述控制器用于产生第一耐压控制信号、第二耐压控制信号和擦除控制信号，并分别输出至所述各测试电路。