[发明专利]具有电阻经减小的互连件的存储器装置

说明书

本发明实施例涉及具有电阻经减小的互连件的存储器装置。根据本发明的一些实施例，一种互连结构包含下部互连层、中间互连层和上部互连层。所述下部互连层中的第一导线和第二导线大体上在第一方向上跨存储器阵列区延伸，且所述下部互连层中的额外下部导线大体上在所述第一方向上跨外围区延伸。所述中间互连层中的第一多个导线段大体上在所述第一方向上跨所述存储器阵列区延伸，且所述中间互连层中的额外中间导线段大体上在第二垂直方向上跨所述外围区延伸。所述上部互连层中的第二多个导线段大体上在所述第一方向上跨所述存储器阵列区延伸，且所述上部互连层中的额外上部导线段大体上在所述第一方向上跨所述外围区延伸。

技术领域

本发明实施例涉及具有电阻经减小的互连件的存储器装置。

背景技术

半导体存储器是实施于基于半导体的集成电路上的电子数据存储装置，且通常具有比其它类型的数据存储技术快得多的存取时间。举例来说，数据的字节通常可在数纳秒内写入到半导体存储器或从半导体存储器读取，而旋转存储装置(例如硬盘)的存取时间处于毫秒范围内。出于这些及其它原因，半导体存储器用作计算机存储器保持所述计算机目前作用于的数据的主要存储机构，以及其它用途。

发明内容

本发明的一些实施例提供一种存储器装置，其包括：第一导线和第二导线，其在下部互连层内跨存储器单元行彼此大体上平行地延伸，所述第一导线和所述第二导线耦合到所述行的存储器单元；第一多个导线段，其安置于在所述下部互连层上方的中间互连层内，其中所述第一多个导线段中的导线段耦合到所述第一导线上的不同位置且与所述第一导线平行地电耦合；第二多个导线段，其安置于所述中间互连层中，其中所述第二多个导线段中的导线段耦合到所述第二导线上的不同位置且与所述第二导线平行地电耦合，所述第二多个导线段在几何形状上平行于所述第一多个导线段；第三多个导线段，其安置于安置在所述中间互连层上方的上部互连层中，其中所述第三多个导线段中的导线段耦合到所述第一导线上的不同位置且与所述第一导线平行地电耦合；和第四多个导线段，其安置于所述上部互连层中，其中所述第四多个导线段中的导线段耦合到所述第二导线上的不同位置且与所述第二导线平行地电耦合，所述第四多个导线段在几何形状上平行于所述第二多个导线段。本发明的一些实施例提供一种存储器装置，其包括：存储器阵列区，其对应于存储器单元阵列；外围区，其与所述存储器阵列区间隔开且对应于可操作地耦合到所述存储器单元阵列的外围电路；和互连结构，其布置于所述存储器阵列区和所述外围区上方，所述互连结构包括安置于介电结构中的下部互连层、中间互连层和上部互连层；其中第一导线和第二导线安置于所述下部互连层中，大体上在第一方向上跨所述存储器阵列区延伸，且安置于所述下部互连层中的额外下部导线大体上在所述第一方向上跨所述外围区延伸且与所述第一导线和所述第二导线大体上平行地布置；其中第一多个导线段安置于所述中间互连层中，大体上在所述第一方向上跨所述存储器阵列区延伸，且所述中间互连层中的额外中间导线段大体上在垂直于所述第一方向的第二方向上跨所述外围区延伸；且其中所述上部互连层中的第二多个导线段大体上在所述第一方向上跨所述存储器阵列区延伸，且所述上部互连层中的额外上部导线段大体上在所述第一方向上跨所述外围区延伸。本发明的一些实施例提供一种存储器装置，其包括：多个双端口存储器单元，其布置于行和列中；第一字线，其跨双端口存储器单元行延伸且布置于下部互连层内，所述第一字线耦合到与所述行的所述双端口存储器单元的第一端口相关联的存取晶体管；第二字线，其跨所述双端口存储器单元行延伸且布置于所述下部互连层内，所述第二字线与所述第一字线大体上平行且耦合到与所述行的所述双端口存储器单元的第二端口相关联的存取晶体管；和第一多个导线段，其布置在所述第一字线和所述第二字线上方且耦合到所述第一字线或所述第二字线上的不同位置，所述第一多个导线段与所述第一字线在几何形状上大体平行，且所述第一多个导线段中的每一者与所述第一字线或第二字线平行地电耦合。

附图说明

当结合附图阅读时，从以下详细描述最好地理解本揭露的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。