[发明专利]基于FPGA架构的ETS表决卡

说明书

技术领域

本发明涉及汽轮机技术，特别是涉及一种基于FPGA架构的ETS表决卡的技术。

背景技术

ETS系统（汽轮机危急遮断系统）都设置在火电厂、核电厂的汽轮机运行控制室内。目前，ETS系统都是采用机械式的继电器来实现表决逻辑的，需要通过多个继电器来搭建表决逻辑，具有不灵活及逻辑无法修改的缺陷，不能实现复杂的表决逻辑，并且延时时间长，系统响应速度慢，会影响到汽轮机系统的运行安全。

发明内容

针对上述现有技术中存在的缺陷，本发明所要解决的技术问题是提供一种能快速灵活的实现复杂表决逻辑，并且表决时间短的基于FPGA架构的ETS表决卡。

为了解决上述技术问题，本发明所提供的一种基于FPGA架构的ETS表决卡，其特征在于：包括FPGA表决模块、IOP处理模块、第一连接件、第二连接件；

所述FPGA表决模块设有多路数字信号输入端口、多路数字信号输出端口、多路串行通信端口、1路LVDS发送端口、多路LVDS接收端口；

所述第一连接件具有多路数字信号输入接口、多路数字信号输出接口，第一连接件的各路数字信号输入接口各经一个数字信号传输通道分别接到FPGA表决模块的各路数字信号输入端口，FPGA表决模块的各路数字信号输出端口各经一个数字信号传输通道分别接到第一连接件的各路数字信号输出接口；

所述第二连接件具有多路串行通信接口、1路LVDS发送接口、多路LVDS接收端口，第二连接件的各路串行通信接口各经一个串行通道分别接到FPGA表决模块的各路串行通信端口，FPGA表决模块的LVDS发送端口经一LVDS传输通道接到第二连接件的LVDS发送接口，第二连接件的各路LVDS接收端口各经一个LVDS传输通道分别接到FPGA表决模块的各路LVDS接收端口；

所述IOP处理模块中设有FPGA处理子模块、CPU子模块，其中的FPGA处理子模块经数据线与FPGA表决模块互联，并且FPGA处理子模块设有多路数字信号输入端口，第一连接件的各路数字信号输入接口各经一个数字信号传输通道分别接到FPGA处理子模块的各路数字信号输入端口，FPGA处理子模块与CPU子模块经数据总线互联。

本发明提供的基于FPGA架构的ETS表决卡，采用多路数字量输入及多路双冗余数字量输出去现场控制电磁阀等执行部件的运行，并通过FPGA表决模块完成对输入数字信号、转速信号的表决，能快速灵活的实现复杂表决逻辑，并且表决时间短，表决逻辑还可以根据具体应用编辑，能有效的保护汽轮机系统的运行安全。

附图说明

图1是本发明实施例的基于FPGA架构的ETS表决卡的结构示意图。

具体实施方式

以下结合附图说明对本发明的实施例作进一步详细描述，但本实施例并不用于限制本发明，凡是采用本发明的相似结构及其相似变化，均应列入本发明的保护范围，本发明中的顿号均表示和的关系。

如图1所示，本发明实施例所提供的一种基于FPGA架构的ETS表决卡，其特征在于：包括FPGA表决模块U1、IOP处理模块U2（输入输出处理模块）、第一连接件J1、第二连接件J2；

所述FPGA表决模块U1设有6路数字信号输入端口、8路数字信号输出端口、3路串行通信端口、1路LVDS发送端口（低电压差分信号发送端口）、10路LVDS接收端口（低电压差分信号接收端口）；

所述第一连接件J1具有6路数字信号输入接口、8路数字信号输出接口，第一连接件J1的6路数字信号输入接口各经一个数字信号传输通道DI分别接到FPGA表决模块U1的6路数字信号输入端口，FPGA表决模块U1的8路数字信号输出端口各经一个数字信号传输通道DO分别接到第一连接件J1的8路数字信号输出接口；

所述第二连接件J2具有3路串行通信接口、1路LVDS发送接口、10路LVDS接收端口，第二连接件J2的3路串行通信接口各经一个串行通道C1分别接到FPGA表决模块U1的3路串行通信端口，FPGA表决模块U1的LVDS发送端口经一LVDS传输通道L_TX接到第二连接件J2的LVDS发送接口，第二连接件J2的10路LVDS接收端口各经一个LVDS传输通道L_RX分别接到FPGA表决模块U1的10路LVDS接收端口；