[发明专利]一种检查时序库和网表库的标准单元功能一致性的方法

说明书

一种检查时序库和网表库的标准单元功能一致性的方法，包括步骤：获取时序库及网表库的标准单元的功能文件；获取时序库中的功能属性，得到第一布尔表达式；获取网表库中的功能描述，并将所述功能描述转换为第二布尔表达式；判断所述第一、第二布尔表达式是否相同，验证时序库和网表库的标准单元功能的一致性。本发明的检查时序库和网表库的标准单元功能一致性的方法，将Verilog中的功能描述转化为布尔表达式，与Timing Library中的function属性定义的布尔表达式进行比较；再利用经典的BDD或者SAT求解器判断两个布尔表达式是否等价，从而更高效地验证网表库和时序库中标准单元的功能是否一致。

技术领域

本发明涉及集成电路计算机辅助设计领域，尤其涉及一种检查时序库和网表库的标准单元功能一致性的方法。

背景技术

随着芯片技术的发展，芯片设计越来越复杂，功能验证在整个设计流程中都非常重要。而传统的验证功能的方法是通过仿真，这种方法效率较低。

在不同文件中，标准单元功能的描述形式完全不同。在时序库（Timing Library）里面的功能属性是通过布尔表达式给出的，而在网表库（Verilog）文件中，标准单元的功能可通过门单元的连接关系来描述。而

因而，提出一种新的检查时序库和网表库的标准单元功能一致性的方法，能够更高效地比较时序库和网表库的标准单元功能的一致性，成为亟待解决的问题。

发明内容

为了解决现有技术存在的不足，本发明的目的在于提供一种检查时序库（TimingLibrary）和网表库（Verilog）的标准单元功能一致性的方法，可以更高效地比较网表库和时序库的标准单元功能的一致性。

为实现上述目的，本发明提供的检查时序库和网表库的标准单元功能一致性的方法，包括以下步骤：

（1）获取时序库及网表库的标准单元的功能文件；（2）获取时序库中的功能属性，得到第一布尔表达式；（3）获取网表库中的功能描述，并将所述功能描述转换为第二布尔表达式；（4）判断所述第一、第二布尔表达式是否相同，验证时序库和网表库的标准单元功能的一致性。

所述步骤（3）中进一步包括：在网表库文件中，通过从端口到线网再到器件进行信号的溯源，得到所述第二布尔表达式。

进一步地，所述网表库文件包括，通过综合或者转化成门级描述的网表库文件。

进一步包括以下步骤：

（31）所有的网表库文件中的功能定义，均转换为由元功能组成的电路结构；（32）将网表库中的所述电路结构转换成布尔表达式。

所述步骤（31）中进一步包括：根据元器件对应的真值表，定义所述元功能的信号操作结果。

所述步骤（32）中进一步包括：依据元器件的真值表得到元器件的处理伪代码。

所述步骤（4）中进一步包括以下步骤：

（41）所述第一、第二布尔表达式的形式相同时，表明时序库与网表库的标准单元功能相一致；（42）所述第一、第二布尔表达式的形式不同时，则判断所述第一、第二布尔表达式是否等价。

步骤（42）所述判断所述第一、第二布尔表达式是否等价是：通过二叉决策图判断所述第一、第二布尔表达式是否等价。

所述步骤（4）中进一步包括：通过可满足性测试判断所述第一、第二布尔表达式是否相同。