[发明专利]栅极驱动电路以及液晶显示装置

权利要求书

1.一种栅极驱动电路，包括级联设置的多个GOA驱动单元，其特征在于，第N级GOA驱动单元包括上拉控制电路(10)、上拉电路(20)、下拉电路(30)、基准低电平信号(VSS)、自举电容(CB)以及第一下拉维持电路(40)和第二下拉维持电路(50)；所述GOA驱动单元还包括一桥接晶体管(T7)，所述桥接晶体管(T7)的栅极连接至所述上拉控制电路(10)的输入端，接收前两级传递信号(ST_N-2)，所述桥接晶体管(T7)的源极和漏极分别连接所述第一下拉维持电路(40)和第二下拉维持电路(50)；所述上拉控制电路(10)的输入端接收高电平信号时，所述桥接晶体管(T7)将所述第一下拉维持电路(40)和第二下拉维持电路(50)的输入端相互连通并置为低电平，以控制切断由所述上拉控制电路(10)的输出端产生的栅极控制信号(Q_N)与基准低电平信号(VSS)之间的连通线路；

其中，N为正整数。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉控制电路(10)根据前两级传递信号(ST_N-2)控制产生栅极控制信号(Q_N)；所述上拉电路(20)由所述栅极控制信号(Q_N)控制，将接收到的扫描时钟信号(CK)转换为扫描驱动信号(G_N)输出；所述下拉电路(30)根据后两级传递信号(ST_N+2)控制将所述栅极控制信号(Q_N)和所述扫描驱动信号(G_N)拉低至所述基准低电平信号(VSS)；所述自举电容(CB)连接在所述上拉控制电路(10)的输出端和所述上拉电路(20)的输出端之间；所述第一下拉维持电路(40)和第二下拉维持电路(50)在所述扫描驱动信号(G_N)处于非驱动时间时，交替地将所述栅极控制信号(Q_N)和所述扫描驱动信号(G_N)连通至所述基准低电平信号(VSS)。

3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一下拉维持电路(40)和第二下拉维持电路(50)具有相同的电路结构，所述第一下拉维持电路(40)和第二下拉维持电路(50)分别包括第一晶体管(T51、T61)、第二晶体管(T52、T62)、第三晶体管(T53、T63)、第四晶体管(T54、T64)、第五晶体管(T42、T43)、第六晶体管(T32、T33)；所述第一晶体管(T51、T61)的栅极和源极连接并接收下拉时钟信号(LC1、LC2)，漏极与所述第二晶体管(T52、T62)的源极连接；所述第二晶体管(T52、T62)的栅极连接至所述栅极控制信号(Q_N)，漏极连接至所述基准低电平信号(VSS)；所述第三晶体管(T53、T63)的源极与所述第一晶体管(T51、T61)的源极连接，栅极与所述第一晶体管(T51、T61)的漏极连接，漏极与所述第四晶体管(T54、T64)的源极连接；所述第四晶体管(T54、T64)的栅极连接至所述栅极控制信号(Q_N)，漏极连接至所述基准低电平信号(VSS)；所述第五晶体管(T42、T43)的源极连接至所述栅极控制信号(Q_N)，栅极与所述第三晶体管(T53、T63)的漏极连接，漏极连接至所述基准低电平信号(VSS)；所述第六晶体管(T32、T33)的源极连接至所述扫描驱动信号(G_N)，栅极与所述第三晶体管(T53、T63)的漏极连接，漏极连接至所述基准低电平信号(VSS)；

其中，所述桥接晶体管(T7)的源极和漏极分别连接所述第一下拉维持电路(40)和第二下拉维持电路(50)的第三晶体管(T53、T63)的漏极；

其中，所述第一下拉维持电路(40)接收的第一下拉时钟信号(LC1)与所述第二下拉维持电路(50)接收的第二下拉时钟信号(LC2)的高低电平逻辑相反。