[发明专利]一种结势垒肖特基二极管

说明书

本发明涉及半导体技术领域，特别涉及一种结势垒肖特基结构的二极管，包括：第一导电类型衬底，第一导电类型半导体层，阳极金属层，绝缘层，终端保护区，第二导电类型半导体区，所述第一导电类型半导体层上表层中形成多个具有一定间隔的沟槽，所述终端保护区与第二导电类型半导体区形成于所述沟槽下方，所述沟槽侧壁形成有绝缘侧壁，所述沟槽内填充导电材料，本发明有效提高结势垒肖特基二极管PN结对二极管耐压性能的改善作用。

技术领域

本发明涉及半导体技术领域，特别涉及一种结势垒肖特基结构的二极管。

技术背景

肖特基二极管是将半导体层与金属层通过肖特基接合、利用肖特基势垒起整流作用的半导体元件。肖特基二极管可以比一般的PN接合二极管更快速地工作，具有顺向电压下降较小的特性，其多用作高频、低压、大电流整流二极管、续流二极管、保护二极管，也有用在微波通信等电路中作整流二极管、小信号检波二极管使用，在通信电源、变频器等中比较常见。

但是，肖特基二极管反向偏压较低及反向漏电流偏大。结势垒肖特基(JBS)结构的二极管，是将肖特基和PN结构结合在一起，第一导电类型半导体与金属层形成肖特基接触，同时第一导电类型半导体与金属层接触一侧的表层中形成有多个有一定间隔的第二导电类型半导体，第二导电类型半导体与第一导电类型半导体形成PN结，通过PN势垒排除隧穿电流对最高阻断电压的限制，在高速、高耐压的二极管领域具有很大的优势。

但是，结势垒肖特基结构的二极管，第二导电类型半导体由于在第一导电类型半导体与金属层形成的肖特基势垒的附近，因此可能受其影响在与金属层接触处形成空乏层，减小PN结对二极管的耐压性能的改善作用，尤其是二极管边缘区域。

发明内容

本发明的目的是提供一种结势垒肖特基二极管，提高PN结对二极管耐压性能的改善作用。

为实现上述目的，本发明采用如下技术方案：

一种结势垒肖特基二极管，包括：第一导电类型衬底，形成在所述第一导电类型衬底上的第一导电类型半导体层，形成在所述第一导电类型半导体层上并且与其形成肖特基接触的阳极金属层，形成在所述阳极金属层的边缘至外侧的第一导电类型半导体层上的绝缘层，形成在所述绝缘层与阳极金属层下方的第二导电类型的终端保护区，形成在所述终端保护区内侧的第一导电类型半导体层上表层中的多个具有一定间隔的第二导电类型半导体区，所述第一导电类型半导体层上表层中形成多个具有一定间隔的沟槽，所述终端保护区与第二导电类型半导体区形成于所述沟槽下方，所述沟槽侧壁形成有绝缘侧壁，所述沟槽内填充导电材料。

优选地，所述导电材料为导电多晶硅。

优选地，所述终端保护区上方的沟槽深度大于第二导电类型半导体区上方的沟槽深度。

优选地，所述终端保护区掺杂阱深大于第二导电类型半导体区掺杂阱深。

优选地，所述越靠近终端保护区，沟槽间的距离越小。

优选地，所述终端保护区上方的沟槽槽口外侧的第一导电类型半导体层与阳极金属层间形成绝缘介质区。

优选地，所述第二导电类型半导体区上方的沟槽槽口外侧的第一导电类型半导体层与阳极金属层间形成绝缘介质区。

优选地，所述终端保护区包括与沟槽内的导电材料接触的高掺杂区和包围高掺杂区的低掺杂区。

优选地，所述第二导电类型半导体区包括与沟槽内的导电材料接触的高掺杂区和包围高掺杂区的低掺杂区。

优选地，所述第一导电类型为N型，第二导电类型为P型。

相对于现有技术，本发明具有以下有益效果：