[发明专利]用于存取高速缓存的方法与装置

说明书

本发明涉及一种用于存取高速缓存的方法与装置。所述方法包括：由位预测单元产生对应于一指令的预测位，其中所述指令来自于中央处理器并指示存取所述高速缓存；由指令执行单元产生对应于所述指令的虚拟地址；根据所述预测位与所述虚拟地址的一部分的虚拟页偏移，由加载/储存单元产生预测缓存索引；以及由所述加载/储存单元使用所述预测缓存索引从所述高速缓存读取数据。借此，高速缓存的最大容量可被增加。

技术领域

本发明涉及一种内存存取技术，且尤其涉及一种用于存取高速缓存的方法与装置。

背景技术

一般来说，将中央处理器缓存(CPU cache)应用于计算机的中央处理器是很常见的做法。当中央处理器欲从中央处理器的主存储器中存取数据时，中央处理器首先会检查所要求的数据是否保存于中央处理器缓存中。若所要求的数据保存于中央处理器缓存中，中央处理器可以直接从此缓存中获得所需的数据。若所要求的数据未保存于中央处理器缓存中，所要求的数据会被加载至中央处理器缓存中，然后中央处理器再从此缓存中存取数据。然而，中央处理器从缓存中存取数据的速度可能大幅地高于从主存储器中存取数据的速度。

图1A是传统中央处理器的缓存存取结构。请参照图1A，传统的缓存存取结构是由指令执行单元(instruction execution unit,IEU)11、内存管理单元(memory managementunit,MMU)12及加载/储存单元(load/store unit,LSU)13组成。在指令执行单元11中，算术逻辑单元(arithmetic logic unit,ALU)111会根据来自中央处理器的指示存取高速缓存(cache memory)131的指令(instruction)而产生一个虚拟地址(virtual address)，然后此虚拟地址会被储存在虚拟地址缓存器(register)112中。内存管理单元12会读取转译后备缓冲区(translation lookaside buffer,TLB)121以将此虚拟地址转换为实体地址(physical address)并且将此实体地址储存在实体地址缓存器122中。然后，加载/储存单元13会从上述实体地址中获得一个缓存索引(index)并使用此缓存索引来存取高速缓存131。最后，标签(tag)验证电路132会基于上述实体地址中的标签来验证从高速缓存131读取的数据。若验证成功，标签验证电路132会发出一个“缓存符合(Hit)”信息并且所述从高速缓存131读取的数据会被传送给中央处理器。然而，若验证失败，标签验证电路132会发出一个“缓存失误(Miss)”信息并且所述从高速缓存131读取的数据会被舍弃。须注意的是，在图1A的结构中，由于用于存取高速缓存131的缓存索引是从内存管理单元12产生的实体地址中获得，因此后续对于高速缓存131的存取必然是在内存管理单元12实例化地址之后才得以执行，从而导致存取高速缓存的效率低落。为了改进上述缺陷，一个修改后的缓存存取架构也被提出。

图1B是中央处理器的修改后的缓存存取架构。在如图1B所示的缓存存取架构中，在指令执行单元11获得虚拟地址之后，加载/储存单元13所执行的缓存存取操作与内存管理单元12执行的地址转译操作可同步进行。也即，在加载/储存单元13所执行的缓存存取操作中，一个缓存索引可以直接地从虚拟地址(即，从虚拟地址的虚拟页偏移(virtual pageoffset))中获得并且可立即被用于存取高速缓存131；并且同一时间，内存管理单元12可执行上述将虚拟地址转换为实体地址的地址转译操作。相较于图1A的架构，图1B的修改后的架构可简单地基于虚拟地址来执行缓存存取操作而不需等待地址转译操作的完成，故中央处理器的缓存存取效率可被提升。但是，须注意的是，图1B的架构所支持的高速缓存的最大容量是有限制的。

随着高速缓存的容量增加，用于存取高速缓存的缓存索引可能会进一步包含从虚拟地址转换而得的实体地址中特定部分的至少一个位。因此，除了图1A的架构对于高速缓存的存取效率不佳之外，图1B的架构则无法满足扩张高速缓存的使用容量的需求。

发明内容

有鉴于此，本发明提供一种用于存取高速缓存的方法与装置，可改善高速缓存的数据存取效率。