[发明专利]时钟选择电路以及具有该时钟选择电路的电源装置

说明书

技术领域

本发明涉及时钟选择电路以及具有该时钟选择电路的电源装置。

背景技术

图4示出专利文献1所示的时钟选择电路400的电路图作为现有的时钟选择电路的一例。

时钟选择电路400具有时钟切换电路1、主时钟监视电路2以及移位寄存器3。

时钟切换电路1被输入第1时钟f1和第2时钟f2，根据移位寄存器3的输出4，将第1时钟f1和第2时钟f2中的任意一方作为时钟选择电路400的输出时钟输出。

移位寄存器3包含2个D触发器电路41和42。D触发器电路41的输出Q1被输入至D触发器电路42的输入端子D，D触发器电路42的输出Q2作为移位寄存器3的输出4被输出，被输入至时钟切换电路1。

主时钟监视电路2将根据第1时钟f1而生成的复位信号R1提供给D触发器电路41和42的各复位端子R。

第2时钟f2被提供给D触发器电路41和42的各时钟端子C。

该现有的时钟选择电路400在被输入第1时钟f1时，输出第1时钟f1作为时钟选择电路400的输出时钟在第1时钟f1停止时，输出第2时钟f2作为输出时钟

这样，根据现有的时钟选择电路400，能够选择性地输出第1时钟f1和第2时钟f2。

专利文献1：日本特开平5-165543号公报

然而，在时钟选择电路400中，如图5的时序图所示，从第1时钟f1的输入在时间t0停止开始直到第2时钟f2作为输出时钟被输出的期间，会发生时钟缺失，即，丢失第2时钟f2的两次时钟。

即，当第1时钟f1的输入在时间t0停止时，D触发器电路41对之后的第1次的第2时钟f2的下降沿进行响应而取入被输入至输入端子D的高电平，从输出端子Q输出高电平的信号Q1。接着，D触发器电路42对第2次的第2时钟f2的下降沿进行响应而取入被输入至输入端子D的高电平的信号(Q1)，从输出端子Q输出高电平的信号Q2作为移位寄存器3的输出4。

由于移位寄存器3的输出4成为高电平，时钟切换电路1切换成输出第2时钟f2作为输出时钟的状态。由此，使得接下来的第3次的第2时钟f2作为时钟选择电路400的输出时钟输出。

由于如以上那样进行动作，因此，现有的时钟选择电路400存在这样的课题：从第1时钟f1的输入停止开始直到第2时钟f2作为输出时钟被输出的期间，会发生时钟缺失，即，丢失第2时钟f2的两次时钟。例如在提供输出时钟的应用为开关稳压器的情况下，这种时钟缺失可能导致输出电压的降低。

发明内容

本发明是为了解决上述那样的课题而完成的，其目的在于提供时钟选择电路，该时钟选择电路能够减少从与第1时钟(例如外部时钟)同步的状态切换至第2时钟(例如内部时钟)时发生的时钟缺失。

本发明的时钟选择电路的特征在于具有：时钟检测电路，其检测第1时钟而输出检测信号；开关，其在所述检测信号为第1电平时输出所述第1时钟，在所述检测信号为与第1电平不同的第2电平时输出第2时钟；以及单触发电路，其响应于所述检测信号从所述第1电平切换成所述第2电平而输出单触发脉冲，所述开关的输出和所述单触发电路的输出相加而作为输出时钟输出。

发明效果

根据本发明的时钟选择电路，由于响应于检测信号的切换而产生单触发脉冲并将该单脉冲与开关的输出相加而输出，因此，具有能够减少从与第1时钟(例如外部时钟)同步的状态切换至第2时钟(例如内部时钟)时发生的时钟缺失的效果。

附图说明

图1是用于说明本实施方式的时钟选择电路的电路图。

图2是示出图1的时钟选择电路的动作的时序图。

图3是具有图1的时钟选择电路的开关稳压器的电路图。

图4是现有的时钟选择电路的电路图。

图5是示出现有的时钟选择电路的动作的时序图。

标号说明

100：时钟选择电路；110：外部时钟输入端；111、112：D触发器电路；113：内部振荡电路；114：开关；115：输出端子；116：单触发电路；117：或电路；120：时钟检测电路；310：PWM比较器；311：误差放大电路；312：输出控制电路；313：三角波产生电路；300：开关稳压器。

具体实施方式

图1是本实施方式的时钟选择电路100的电路图。