[发明专利]一种半导体器件及其制造方法和电子装置

说明书

本发明提供了一种半导体器件及其制造方法和电子装置。所述方法包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构以及覆盖所述栅极结构和所述半导体衬底的偏移侧墙材料层；对所述偏移侧墙材料层进行蚀刻，以在所述栅极结构的侧壁上形成偏移侧墙并露出所述半导体衬底；对所述偏移侧墙和露出的所述半导体衬底进行灰化，以在所述半导体衬底表面形成偏移氧化物层；执行清洗步骤；执行氧化步骤，以增加半导体衬底表面的所述偏移氧化物层的厚度。所述工艺与目前工艺可以很好的兼容，工艺简单、容易实现，并可以避免等待时间小于50分钟时器件偏移的影响，通过增加该氧化步骤可以修复栅极蚀刻过程中造成的缺陷，进一步提高半导体器件的性能和良率。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸、以提高它的速度来实现的。目前，追求高器件密度、高性能和低成本的半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到更低纳米级别时，半导体器件的制备受到各种物理极限的限制。

当半导体器件的尺寸降到更低纳米级别时，器件中栅极关键尺寸 (gate CD)相应的缩小为24nm。随着技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，同时避免高温处理过程，现有技术提供一种将高K金属栅极替代多晶硅栅极的解决方案。

在高K金属栅极制备过程中，对于NFET器件中的参数具有类似的趋势，例如各个参数均表现为增长趋势或者下降趋势，仅典型的 NFET器件受到影响，其他器件则不受影响。其中，在NFET器件中基底上的间隙壁剩余氧化物厚度和工艺等待时间(例如间隙壁蚀刻灰化至清洗步骤之间的等待时间)具有很大的关联。所述间隙壁剩余氧化物厚度将显著的影响器件的性能，当所述间隙壁剩余氧化物厚度小于25埃时器件将遭受偏移的风险，甚至使器件失效。

因此，为了解决上述问题，有必要提出一种新的半导体器件的制造方法。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明实施例一中提供了一种半导体器件的制造方法，所述方法包括：

提供半导体衬底，在所述半导体衬底上形成有栅极结构以及覆盖所述栅极结构和所述半导体衬底的偏移侧墙材料层；

对所述偏移侧墙材料层进行蚀刻，以在所述栅极结构的侧壁上形成偏移侧墙并露出所述半导体衬底；

对所述偏移侧墙和露出的所述半导体衬底进行灰化，以在所述半导体衬底表面形成偏移氧化物层；

执行清洗步骤；

执行氧化步骤，以增加所述半导体衬底表面的所述偏移氧化物层的厚度。

可选地，所述氧化步骤使用炉内氧化工艺。

可选地，所述氧化步骤的温度为650-750℃。

可选地，所述氧化步骤的时间为1.5-2.5分钟。

可选地，在所述氧化步骤中所述偏移氧化物层增加的厚度在5埃以上。

可选地，在所述氧化步骤之后所述偏移氧化物层的总厚度在25 埃以上。

可选地，所述方法还进一步包括对所述偏移氧化物层的厚度进行测量的步骤。

可选地，所述栅极结构包括依次形成的界面层、高K介电层和虚拟栅极，所述方法还进一步包括去除所述虚拟栅极，然后形成金属栅极的步骤。