[发明专利]一种扫描电路、栅极驱动电路及显示装置

权利要求书

1.一种扫描电路，其特征在于，所述扫描电路包括第一级子电路和第二级子电路，其中，所述第一级子电路包括：第一输入模块、第一上拉节点、第一上拉控制模块、第一下拉节点、第一下拉控制模块、第一下拉生成模块、第一输出模块、第一输出端和第一电容；以及，所述第二级子电路包括：第二输入模块、第二上拉节点、第二上拉控制模块、第二下拉节点、第二下拉控制模块、第二下拉生成模块、第二输出模块、第二输出端和第二电容；

所述第一输入模块响应于第一控制端的信号的控制而控制第一电压端与所述第一上拉节点之间的接通状态，以及，响应于第二控制端的信号而控制第二电压端与所述第一上拉节点之间的接通状态，其中，所述第一电压端和第二电压端输出的信号的电平相反；所述第二输入模块响应于第三控制端的信号而控制所述第一电压端与所述第二上拉节点之间的接通状态，以及，响应于第四控制端的信号而控制所述第二电压端与所述第二上拉节点之间的接通状态；

所述第一上拉控制模块响应于所述第一上拉节点的信号而控制所述第一下拉节点和第二下拉节点分别与第三电压端之间的接通状态；所述第二上拉控制模块响应于所述第二上拉节点的信号而控制所述第二下拉节点和第一下拉节点分别与所述第三电压端之间的接通状态；

所述第一下拉生成模块响应于第一信号端的信号而控制所述第三电压端与所述第一下拉节点的接通状态，以及，响应于第二信号端的信号而控制所述第二信号端与所述第一下拉节点的接通状态；所述第二下拉生成模块响应于所述第二信号端的信号而控制所述第三电压端与所述第二下拉节点的接通状态，以及，响应于所述第一信号端的信号而控制所述第一信号端与所述第二下拉节点的接通状态，其中，所述第一信号端和所述第二信号端的输出信号为互补时钟信号，且在所述第一上拉控制模块和/或所述第二上拉控制模块控制所述第三电压端分别与所述第一下拉节点和第二下拉节点接通时，所述第一下拉节点和第二下拉节点的信号为所述第三电压端的输出信号；

所述第一下拉控制模块响应于所述第一下拉节点的信号而控制所述第一上拉节点、第二上拉节点、第一输出端和第二输出端分别与所述第三电压端之间的接通状态；所述第二下拉控制模块响应于所述第二下拉节点的信号而控制所述第二上拉节点、第一上拉节点、第二输出端和第一输出端分别与所述第三电压端之间的接通状态；

所述第一输出模块响应于所述第一上拉节点的信号而控制第一时钟信号端与所述第一输出端的接通状态；所述第二输出模块响应于所述第二上拉节点的信号而控制第二时钟信号端与所述第二输出端的接通状态；

以及，所述第一电容用于将所述第一输出端的信号耦合至所述第一上拉节点，所述第二电容用于将所述第二输出端的信号耦合至所述第二上拉节点。

2.根据权利要求1所述的扫描电路，其特征在于，所述第一输入模块包括：第一晶体管和第二晶体管；

其中，所述第一晶体管的栅极电连接至所述第一控制端，所述第一晶体管的第一端电连接至所述第一电压端，所述第一晶体管的第二端电连接至所述第一上拉节点，所述第二晶体管的栅极电连接至所述第二控制端，所述第二晶体管的第一端电连接至所述第二电压端，所述第二晶体管的第二端电连接至所述第一上拉节点。

3.根据权利要求1所述的扫描电路，其特征在于，所述第二输入模块包括：第十二晶体管和第十三晶体管；

其中，所述第十二晶体管的栅极电连接至所述第三控制端，所述第十二晶体管的第一端电连接至所述第一电压端，所述第十二晶体管的第二端电连接至所述第二上拉节点，所述第十三晶体管的栅极电连接至所述第四控制端，所述第十三晶体管的第一端电连接至所述第二电压端，所述第十三晶体管的第二端电连接至所述第二上拉节点。

4.根据权利要求1所述的扫描电路，其特征在于，所述第一上拉控制模块包括：第三晶体管和第四晶体管；

其中，所述第三晶体管的栅极电连接至所述第一上拉节点，所述第三晶体管的第一端电连接至所述第三电压端，所述第三晶体管的第二端电连接至所述第一下拉节点，所述第四晶体管的栅极电连接至所述第一上拉节点，所述第四晶体管的第一端电连接至所述第三电压端，所述第四晶体管的第二端电连接至所述第二下拉节点。