[发明专利]基于FPGA的SDRAM控制系统

权利要求书

1.一种基于FPGA的SDRAM控制系统，其特征在于，包括：RAM读写控制模块、接口转换模块以及SDRAM控制器IP模块；

所述接口转换模块包括一RAM读写控制接口、一选择子模块和至少两个转换子模块，所述SDRAM控制器IP模块包括至少两个控制器IP子模块；所述至少两个控制器IP子模块互不相同，所述至少两个转换子模块分别用于实现RAM接口规范与不同类型的SDRAM控制器IP接口规范的转换，所述至少两个转换子模块与所述至少两个控制器IP子模块一一对应；

所述RAM读写控制模块按照RAM接口规范发出控制指令至所述接口转换模块；

所述接口转换模块通过RAM读写控制接口接收所述控制指令，通过选择子模块为接收到的控制指令分配一对应的转换子模块；通过该转换子模块将RAM接口规范的控制指令转换为对应的SDRAM控制器IP接口规范的控制指令，将所述SDRAM控制器IP接口规范的控制指令发送至SDRAM控制器IP模块；

所述SDRAM控制器IP模块中对应的控制器IP子模块根据所述SDRAM控制器IP接口规范的控制指令对SDRAM进行读写操作。

2.根据权利要求1所述的基于FPGA的SDRAM控制系统，其特征在于，所述控制指令中的信息包括：地址信息和读指令，和/或包括：地址信息、写指令以及写数据。

3.根据权利要求2所述的基于FPGA的SDRAM控制系统，其特征在于，

各个转换子模块包括：RAM地址及命令转换单元和SDRAM控制器IP地址及命令接口；

各个转换子模块通过RAM地址及命令转换单元将RAM接口规范的地址信息和读/写命令转换成对应的SDRAM控制器IP规范的地址和读/写命令；并通过SDRAM控制器IP地址及命令接口将所述SDRAM控制器IP规范的地址信息和读/写命令发送至SDRAM控制器IP模块；

各个转换子模块还包括：RAM写数据转换单元和SDRAM控制器IP写数据接口；

各个转换子模块通过RAM写数据转换单元将RAM接口规范的写数据转换为对应的SDRAM控制器IP规范的写数据；并通过SDRAM控制器IP写数据接口将所述SDRAM控制器IP规范的写数据发送至所述SDRAM控制器IP模块；

所述SDRAM控制器IP模块通过对应的控制器IP子模块接收所述SDRAM控制器IP规范的地址信息和读命令，根据接收到的地址信息和读命令对SDRAM进行读操作；或者，

所述SDRAM控制器IP模块通过对应的控制器IP子模块接收所述SDRAM控制器IP规范的地址信息、写命令和写数据，根据接收到的地址信息、写命令和写数据对SDRAM进行写操作。

4.根据权利要求3所述的基于FPGA的SDRAM控制系统，其特征在于，各个转换子模块还包括：地址及命令缓存和写数据缓存；

各个转换子模块通过所述地址及命令缓存对所述RAM地址及命令转换单元得到的SDRAM控制器IP规范的地址信息和读/写命令进行缓存，通过所述SDRAM控制器IP地址及命令接口从所述地址及命令缓存中读出所述SDRAM控制器IP规范的地址和读/写命令；

各个转换子模块通过所述写数据缓存对所述RAM写数据转换单元得到的SDRAM控制器IP规范的写数据进行缓存；通过所述SDRAM控制器IP写数据接口从所述写数据缓存中读出SDRAM控制器IP规范的写数据；

其中，所述SDRAM控制器IP写数据接口与所述SDRAM控制器IP地址及命令接口同步从对应缓存中读取数据，将所述SDRAM控制器IP规范的地址、写命令和写数据一并发送至SDRAM控制器IP模块。

5.根据权利要求4所述的基于FPGA的SDRAM控制系统，其特征在于，

所述地址及命令缓存、所述写数据缓存均为FIFO缓存。