[发明专利]降低基平面位错对碳化硅外延层影响的方法

说明书

本发明公开了一种降低基平面位错对碳化硅外延层影响的方法，包括在碳化硅衬底上，利用界面高温退火处理，促进BPD‑TED转化点下移，远离高掺缓冲层表面，并通过加入渐变缓冲层减少高掺缓冲层和外延层的浓度差异，并对高温氢气刻蚀的高掺缓冲层界面进行修复，利用低速外延模式下，横向外延生长增强的特性对高掺杂缓冲层进行表面腐蚀坑修复，提高后续外延层的表面质量。该方法可以将基平面位错转化点降低至高掺缓冲层界面之下，有效降低外延层中基平面位错在大电流作用下衍生层错缺陷的概率，工艺兼容于常规的外延工艺。

技术领域

本发明涉及一种高表面质量碳化硅外延层的生长方法，尤其涉及一种降低基平面位错对碳化硅外延层影响的方法。

背景技术

现在商用碳化硅衬底晶体的完美度大幅度提高，但是碳化硅衬底中还是存在大量的基平面位错(BPD)，BPD可能会延伸至外延层，并且在正向导通电流的作用下会演变成堆垒层错(SF)，造成高频二极管器件正向导通电压漂移。由于刃位错(TED)对器件性能的影响要小得多，所以提高碳化硅外延生长过程中BPD转化为TED的比例，阻止衬底中的BPD向外延层中延伸对提高器件的性能是十分重要的。目前通过采用4°偏轴衬底代替8°偏轴衬底的方法以及KOH熔融腐蚀预处理衬底的方法可以大大提高BPD向TED转化的效率。

但是即使是转化后的TED缺陷，在大电流注入的情况下，依然会衍生出新的SF，进入外延层，影响器件性能。正向导通电流作用下，堆垒层错的形成主要由BPD缺陷的不全位错移动产生，激活位错移动的能量来源于电子-空穴复合，电子-空穴复合速率和掺杂浓度成正比，因此在高掺杂浓度的缓冲层内BPD缺陷很难形成SF。转化位置越深，BPD衍生SF所需要的注入电流便越大，因此为了降低BPD缺陷对器件性能的影响，生长很厚(10μm以上)的高掺缓冲层，使BPD转化的位置更深，远离缓冲层和外延层界面。然而这种方法并不可取，会大大增长外延工艺时间，导致开销增大。而且如果缓冲层浓度和外延层浓度差别大，也会在外延层中引入应力导致晶体质量下降。

转换后的TED在高温(1700℃以上)作用下可以在位错线性拉力以及表面象力的作用下滑移，在滑移过程中，TED特征长度降低，能量降低，是一个自发过程，并且可以多次发生，最终可以促进BPD-TED缺陷转化点下移，如图1所示，由TED1转变为TED2。但是在高温退火过程中，由于温度高，氢气对碳化硅刻蚀速率快，容易破坏缓冲层表面，导致后续生长的外延材料表面退化，所以该原理一直没有应用于外延工艺。

发明内容

发明目的：针对以上问题，本发明提出一种降低基平面位错对碳化硅外延层影响的方法。

技术方案：为实现本发明的目的，本发明所采用的技术方案是：一种降低基平面位错对碳化硅外延层影响的方法，包括以下步骤：

(1)将碳化硅衬底置于碳化硅外延系统反应室内的石墨基座上；

(2)采用氩气对反应室气体进行多次置换，然后向反应室通入氢气，逐渐加大氢气流量至60～120L/min，设置反应室的压力为80～200mbar，并将反应室逐渐升温至1550～1700℃，到达设定温度后，保持所有参数不变，对碳化硅衬底进行5～15分钟原位氢气刻蚀处理；

(3)原位氢气刻蚀处理完成后，向反应室通入小流量的硅源和碳源，控制硅源和氢气的流量比小于0.03％，并通入掺杂源，生出长厚度为0.5-5μm，掺杂浓度～5E18cm^-3的高掺缓冲层；

(4)关闭生长源和掺杂源，在10分钟内采用线性变化的方式将生长温度提高至1700～1900℃，反应室压力提高至500～800mbar，氢气流量降低至30～60L/min，对高掺缓冲层进行高温退火处理，处理时间为10-60分钟；

(5)在10分钟内采用线性变化的方式将生长温度降低至1550～1700℃，反应室压力降低至80～200mbar，氢气流量提高至60～120L/min；