[发明专利]输出缓冲器及包括输出缓冲器的源极驱动电路

权利要求书

1.一种输出缓冲器，包括：

输入电路，其被配置成响应于输入信号而生成第一信号和第二信号；

输出电路，其被配置成响应于所述第一信号而上拉输出信号或响应于所述第二信号而下拉所述输出信号，并提供所述输出信号；和

转换速率控制电路，其被配置成根据所述输入信号与所述输出信号之间的差，通过将所述第一信号推向所述输出电路的输出端子或将所述输出信号拉向所述第二信号，调整所述输出信号的转换速率，

其中，所述转换速率控制电路包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的导通电阻值根据所述输入信号与所述输出信号之间的差而改变。

2.根据权利要求1所述的输出缓冲器，其中，当所述输入信号大于所述输出信号时，所述转换速率控制电路将所述第一信号推向所述输出端子，并且当所述输入信号小于所述输出信号时，所述转换速率控制电路将所述输出信号拉向所述第二信号。

3.根据权利要求1所述的输出缓冲器，其中，所述转换速率控制电路包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的导通电阻值根据所述输入信号与所述输出信号之间的差而互补性改变，

其中，当所述输入信号大于所述输出信号时，所述第一晶体管将所述第一信号推向所述输出端子，并且当所述输入信号小于所述输出信号时，所述第二晶体管将所述输出信号拉向所述第二信号。

4.根据权利要求3所述的输出缓冲器，其中，所述第一晶体管和所述第二晶体管具有：彼此连接以接收所述输入信号的栅极；被配置成分别接收所述第一信号和所述第二信号的源极；和共同连接至所述输出端子的漏极。

5.根据权利要求1所述的输出缓冲器，其中，所述转换速率控制电路包括：

配置成所述第一晶体管的第一NMOS晶体管和配置成所述第二晶体管的第一PMOS晶体管，其具有彼此连接以接收所述输入信号的栅极和共同连接至所述输出端子的漏极；

第二PMOS晶体管，其具有被配置成接收所述第一信号的源极和连接至所述第一NMOS晶体管的源极的栅极和漏极；和

第三PMOS晶体管，其具有被配置成接收所述第二信号的源极和栅极，和连接至所述第一PMOS晶体管的源极的漏极。

6.根据权利要求5所述的输出缓冲器，其中，所述第二PMOS晶体管阻止所述输出端子的所述输出信号通过所述第一NMOS晶体管被传输至所述第一信号，并且

所述第三PMOS晶体管阻止所述第二信号通过所述第一PMOS晶体管被传输至所述输出端子。

7.一种输出缓冲器，包括：

输入电路，其被配置成响应于输入电压而生成上拉电流和下拉电流；

输出电路，其被配置成响应于所述上拉电流和所述下拉电流而向输出端子提供包括上拉输出电压和下拉输出电压的输出电压；和

转换速率控制电路，其被配置成根据所述输入电压与所述输出电压之间的差，通过将所述上拉电流推向所述输出端子或将所述输出端子的电流拉向所述下拉电流，调整所述输出电压的转换速率，

其中，所述转换速率控制电路包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的导通电阻值根据所述输入电压 与所述输出电压 之间的差而改变。

8.根据权利要求7所述的输出缓冲器，其中，所述转换速率控制电路包括：

所述第一晶体管，其被配置成当所述输入电压大于所述输出电压时，在其导通电阻值减小时向所述输出电压输送所述上拉电流；和

所述第二晶体管，其被配置成当所述输入电压小于所述输出电压时，在其导通电阻值减小时向所述下拉电流输送所述输出端子的电流。

9.根据权利要求8所述的输出缓冲器，还包括：

第三晶体管，其被配置成防止所述输出端子的电流通过所述第一晶体管被传输至所述上拉电流；和

第四晶体管，其被配置成防止所述下拉电流通过所述第二晶体管被传输至所述输出端子。