[发明专利]一种宽位累加器电路及其设计方法、可编程逻辑器件

权利要求书

1.一种宽位累加器电路，其特征在于，包括：第一输入端A、第二输入端B、第三输入端C、第四输入端PI、第一输出端P0、第一加法器以及与所述第一输入端A、第二输入端B及第三输入端C连接的第一支路、与所述第四输入端PI连接的第二支路、与所述第一输出端P0连接的第三支路，所述第一加法器将所述第一支路的输出结果与所述第二支路的输出结果进行运算，通过所述第三支路输出第一并行数据；

所述第一支路包括乘法器和第一选择器，所述乘法器用于将所述第一输入端A和第二输入端B输入的数据进行乘法运算，得到第一运算数据,并输出至所述第一选择器，所述第一选择器根据第一选择信号sel0从所述第一运算数据和所述第三输入端C输入的数据两个数据中选择一个数据输出至所述第一加法器；

所述第二支路包括第二选择器，所述第二选择器用于根据第二选择信号sel1从所述第四输入端PI输入的至少三个数据中选择一个数据输出至所述第一加法器；

所述第三支路包括第一输出寄存器preg1，所述第一输出寄存器preg1的输入端与所述第一加法器的输出端连接，所述第一输出寄存器preg1的输出端与所述第一输出端P0连接，用于输出第一并行数据。

2.根据权利要求1所述的宽位累加器电路，其特征在于，还包括第四支路，所述第四支路与所述第一加法器的输出端连接，用于将所述第一加法器输出的第一输出级联数据进行运算，输出第二并行数据。

3.根据权利要求2所述的宽位累加器电路，其特征在于，所述第四支路包括第三选择器、第二加法器、第二输出寄存器preg2以及与所述第二输出寄存器preg2连接的第二输出端P1，所述第三选择器根据第三选择信号sel2选择由所述第一输出级联数据经过右移M位得到的级联数据输出至所述第二加法器，所述第二加法器将所述第三选择器输出的右移M位得到的级联数据与所述第二输出寄存器preg2输出的数据进行加法运算，并输出至所述第二输出寄存器preg2。

4.根据权利要求3所述的宽位累加器电路，其特征在于，若所述第四输入端PI输入的至少三个数据包括：由第一输入级联数据右移M位得到的级联数据、所述第一输出寄存器preg1输出的数据以及所述第一输出寄存器preg1输出的数据的低M位数据三个数据时，所述第二选择器为三选一选择器，所述三选一选择器根据第二选择信号sel1从该三个数据中选择一个输出给所述第一加法器。

5.根据权利要求4所述的宽位累加器电路，其特征在于，当所述第一选择信号sel0为所述第一运算数据的选择信号，所述第二选择信号sel1为所述第一输出寄存器preg1输出的数据的选择信号时，所述第一加法器将所述第一运算数据与所述第一输出寄存器preg1输出的数据进行加法运算，输出运算结果至所述第一输出寄存器preg1，得到第一并行数据。

6.根据权利要求4所述的宽位累加器电路，其特征在于，当所述第一选择信号sel0为所述第一运算数据的选择信号，所述第二选择信号sel1为所述第一输出寄存器preg1输出的数据的低M位数据的选择信号时，所述第一加法器将所述第一运算数据与所述第一输出寄存器preg1输出的数据的低M位数据进行加法运算，输出运算结果至所述第一输出寄存器preg1，得到第三并行数据。

7.根据权利要求4所述的宽位累加器电路，其特征在于，当所述第一选择信号sel0为所述第一运算数据的选择信号，所述第二选择信号sel1为所述第一输出寄存器preg1输出的数据的低M位数据的选择信号，所述第三选择信号sel2为由所述第一输出级联数据经过右移M位得到的级联数据的选择信号时，所述第一加法器将所述第一运算数据与所述第一输出寄存器preg1输出的数据的低M位数据进行加法运算，所述第一加法器根据运算结果输出第一输出级联数据至所述第三选择器，所述第三选择器与所述第二加法器连接，将经过右移M位得到的第一输出级联数据输出至所述第二加法器，所述第二加法器将所述右移M位得到的第一输出级联数据与所述第二输出寄存器preg2输出的数据进行加法运算，输出运算结果至所述第二输出寄存器preg2，得到第四并行数据。