[发明专利]一种FPGA芯片中查找表的检测电路及检测方法

权利要求书

1.一种FPGA芯片中查找表的检测电路，其特征在于，所述FPGA芯片包括N个可配置逻辑块，每个所述可配置逻辑块包含两个切片，两个切片中均具有M个查找表，其中一个切片为被测电路，与LUT_IN端口连接，另一个切片为检测电路，所述检测电路包括：

控制信号电路，发送控制信号；

多个选择器，接收所述控制信号，所述选择器与被测电路中的查找表的个数对应，所述选择器基于所述控制信号，连接被测电路中平级的查找表，或者连接SR_IN端口或上一级的触发器；

时钟信号电路，发送时钟信号；以及

多个所述触发器，接收所述时钟信号，所述触发器与被测电路中的查找表的个数对应，所述触发器与检测电路中平级的选择器连接，且最下级的触发器与SR_OUT端口连接；

其中，所述LUT_IN端口用于向查找表输入测试地址；SR_IN端口用于接收最上级选择器接收到的第一控制信号或上一级可配置逻辑块的SR_OUT端口输出的响应信号；SR_OUT端口用于输出同级可配置逻辑块的SR_IN端口输入信号的响应信号。

2.如权利要求1所述的检测电路，其特征在于，所述控制信号包括第一控制信号和第二控制信号；

最上级的选择器用于在接收第一控制信号时，与所述SR_IN端口连接，其他选择器用于在接收第一控制信号时，与上一级的触发器连接；

所述选择器还用于在接收第二控制信号时，与检测电路中平级的查找表连接。

3.如权利要求2所述的检测电路，其特征在于，上一级可配置逻辑块的SR_OUT端口与下一级的SR_IN端口连接，进行级联，所有可配置逻辑块采用相同的控制信号和时钟信号。

4.如权利要求3所述的检测电路，其特征在于，所述选择器为检测电路中查找表实现的2选1选择器。

5.如权利要求4所述的检测电路，其特征在于，所述触发器用于在接收时钟信号时，对自身的数据进行更新。

6.一种基于权利要求5所述检测电路的检测方法，其特征在于，包括：

S1、对N个可配置逻辑块中的所有查找表配置异或门结构和同或门结构；

S2、基于控制信号和M×N个周期的时钟信号，测试检测电路中的触发器；

S3、循环输入控制信号、时钟信号和测试地址，检测被测电路中查找表的固定故障，基于当前的测试地址和故障位的编号，定位失效的查找表。

7.如权利要求6所述的检测方法，其特征在于，所述步骤S1包括：

S1.1、将其中一个切片作为被测电路，另一个切片作为检测电路，将被测电路中的查找表全部配置为6输入异或门结构，初始化为第一数据；

S1.2、将被测电路中的查找表全部配置为6输入同或门结构，初始化为第二数据，所述第二数据由对第一数据按位取反获得；

S1.3、将步骤S1.1中的被测电路和检测电路互换，得到新的被测电路和新的检测电路，将所述新的被测电路中的查找表全部配置为6输入异或门结构，初始化为所述第一数据；以及

S1.4、将所述新的被测电路中的查找表全部配置为6输入同或门结构，初始化为所述第二数据。

8.如权利要求7所述的检测方法，其特征在于，所述步骤S2包括：

S2.1、输入第一控制信号，使最上级的选择器与SR_IN端口连接，其他选择器与上一级的触发器连接；

S2.2、设置SR_IN端口的输入信号为1，连续输入M×N个周期的时钟信号，若该过程中SR_OUT端口的输出信号为0，进行步骤S2.3；

S2.3、设置SR_IN端口的输入信号为0，连续输入M×N个周期的时钟信号，若该过程中SR_OUT端口的输出信号为1，进行步骤S2.4；以及

S2.4、继续输入M×N个周期的时钟信号，若该过程中SR_OUT端口的输出信号为0，则触发器正常。

9.如权利要求8所述的检测方法，其特征在于，所述步骤S3包括：

S3.1、输入第二控制信号，使选择器与被测电路中平级的查找表连接；

S3.2、设置被测电路中查找表的首个测试地址，并输入一个周期的时钟信号；

S3.3、输入第一控制信号，连续输入M×N个周期的时钟信号，若该过程中SR_OUT的输出信号为所述第一数据的最低位，则判断被测电路中不存在失效的查找表；以及

S3.4、基于查询表的位数t，循环对查询表的测试地址加1，将SR_OUT输出信号与所述第一数据的第t位比较，直至t个测试地址全部测试完毕。