[发明专利]基于介质集成悬置线的低损耗电路结构在审
| 申请号: | 201611113847.6 | 申请日: | 2016-12-06 |
| 公开(公告)号: | CN106785284A | 公开(公告)日: | 2017-05-31 |
| 发明(设计)人: | 马凯学;王勇强;牟首先 | 申请(专利权)人: | 电子科技大学 |
| 主分类号: | H01P3/00 | 分类号: | H01P3/00;H01P3/16 |
| 代理公司: | 成都行之专利代理事务所(普通合伙)51220 | 代理人: | 赵雷 |
| 地址: | 610000 四川省成*** | 国省代码: | 四川;51 |
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| 摘要: | |||
| 搜索关键词: | 基于 介质 集成 悬置 损耗 电路 结构 | ||
技术领域
本发明涉及悬置线电路技术,具体涉及基于介质集成悬置线的低损耗电路结构。
背景技术
射频微波电路与系统作为无线电技术的核心技术部分,在无线通信、射电天文、导弹制导、电子对抗等方面具有重要的应用。随着时代的发展,对射频微波电路与系统的要求越来越高,如低损耗、低成本等要求。传输线作为射频电路与系统的基本组成成分,其性能的优劣直接影响整个电路与系统的工作状态。传输线的损耗是射频微波电路系统中重要的考量指标之一,其损耗一般包括金属损耗、介质损耗以及辐射损耗三个部分。常见的传输线结构包括非平面的金属波导、同轴线,平面形式的微带、带状线、槽线、共面波导、基片集成波导等结构。其中,平面形式的微带、带状线、槽线、共面波导、基片集成波导等结构损耗过高;非平面的金属波导虽然相对于平面传输线中的微带线、带状线等具有较低的损耗和较高的品质因数,但其重量大、加工成本高;同轴线通常由同心的外导体和内导体,以及内外导体间的填充介质构成,但由于填充的绝缘材料的存在,其介质损耗也无法避免。
发明内容
本发明目的在于提供基于介质集成悬置线的低损耗电路结构,解决当前的传输线存在的损耗大的问题。
本发明通过下述技术方案实现:
基于介质集成悬置线的低损耗电路结构,包括N层进行层叠设置的电路板,N为大于等于3的奇数,电路板包括介质基板和设置在介质基板正反面的金属层,位于中间层的电路板进行局部镂空切除,形成两个镂空腔,镂空腔A和镂空腔B,与中间层相邻的电路板沿远离中间层的方向凹陷,凹陷的面积至少覆盖镂空腔A和镂空腔B的一部分,镂空腔A、镂空腔B与中间层电路板之外的其他层电路板形成腔体结构,中间层电路板的介质基板上两个镂空腔A和B之间的区域进行双面布线,形成信号导带,N层进行层叠设置的电路板上开有贯穿至少一层电路板的金属化通孔。
特别地,所述多层电路板包括3层进行层叠设置的电路板,中间层的电路板定义为第一电路板,中间层上方的电路板定义为第二电路板,中间层下方的电路板定义为第三电路板,其中,第一电路板的局部区域进行局部镂空切除,形成两个镂空腔,镂空腔A和镂空腔B,第二电路板和第三电路板均沿远离第一电路板的方向凹陷,凹陷的面积均至少覆盖镂空腔A和镂空腔B的一部分,第二电路板、镂空腔A、镂空腔B与第三电路板形成围绕信号导带的空气腔体结构。
特别地,所述多层电路板包括5层进行层叠设置的电路板,中间层的电路板定义为第一电路板,中间层上方的电路板自下而上定义为第二电路板和第四电路板,中间层下方的电路板自上而下定义为第三电路板和第五电路板,其中,第一电路板的局部区域进行局部镂空切除,形成两个镂空腔,镂空腔A和镂空腔B,第二电路板的局部区域进行局部镂空切除,形成镂空腔C,镂空腔C的面积至少覆盖镂空腔A和镂空腔B的一部分,第三电路板的局部区域进行局部镂空切除,形成镂空腔D,镂空腔D的面积至少覆盖镂空腔A和镂空腔B的一部分,第四电路板覆盖在镂空腔C的上方,第五电路板覆盖在镂空腔D的下方,第四电路板、镂空腔A、镂空腔B、镂空腔C、镂空腔D与第五电路板构成围绕信号导带的空气腔体结构本发明与现有技术相比,具有如下的优点和有益效果:
1)相对于传统的传输线形式,由于该发明在介质集成悬置线的结构的基础上,将电路板所在介质层尽可能挖除,同时保证必要的机械强度和连接,将减小电路的介质损耗。同时采用金属通孔将介质板双面的走线互联,可以进一步减小金属损耗。另外由于介质集成悬置线的自封装等优势,将进一步减小电路的辐射损耗。
2)由于采用多层印制电路板的成熟工艺技术,该发明具有加工成本低、重量轻等优势;
3)该发明提出的基于介质集成悬置线的低损耗电路,可以在多层板结构中实现与其他种类的平面传输线形式如微带线、带状线、共面波导等有效过渡连接,在工程设计以及实现中更加灵活,结构紧凑,具有较高的电路集成度。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解,构成本申请的一部分,并不构成对本发明实施例的限定。在附图中:
图1为本发明实施例1所述的基于介质集成悬置线的低损耗电路三维立体分解示意图。
图2为本发明实施例1所述的基于介质集成悬置线的低损耗电路结构横截面示意图。
图3为本发明实施例2所述的基于介质集成悬置线的低损耗电路三维立体分解示意图。
图4为本发明实施例2所述的基于介质集成悬置线的低损耗电路结构横截面示意图。
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