[发明专利]半导体测试结构及其形成方法

说明书

一种半导体测试结构及其形成方法，其中半导体测试结构包括：半导体衬底，半导体衬底包括一个或多个测试区；鳍部，位于测试区的半导体衬底上；当所述测试区为多个时，相邻测试区的鳍部电学隔离；测试单元，分别位于测试区的半导体衬底上；所述测试单元包括：第一栅极结构，横跨所述鳍部、覆盖鳍部的部分侧壁表面和部分顶部表面；外延层，位于所述第一栅极结构两侧的鳍部顶部表面和侧壁表面；导电插塞，横跨所述鳍部、且位于所述第一栅极结构两侧外延层的顶部表面和侧壁表面。所述半导体测试结构能够精确表征待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体测试结构及其形成方法。

背景技术

MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂层。

随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂层；位于源漏掺杂层表面的器件导电插塞。

通常，为了监测鳍式场效应晶体管的工艺缺陷，需要表征鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻特性。通过所表征的接触电阻特性判断鳍式场效应晶体管中是否存在缺陷。在器件区形成鳍式场效应晶体管的过程中，在测试区形成半导体测试结构。采用所述半导体测试结构的特性来表征鳍式场效应晶体管的特性。

然而，现有技术中半导体测试结构不能精确表征待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻特性。

发明内容

本发明解决的问题是提供一种半导体测试结构及其形成方法，以精确表征待测试的鳍式场效应晶体管中器件导电插塞和源漏掺杂层的接触电阻特性。

为解决上述问题，本发明提供一种半导体测试结构，包括：半导体衬底，半导体衬底包括一个或多个测试区；鳍部，位于测试区的半导体衬底上；当所述测试区为多个时，相邻测试区的鳍部电学隔离；测试单元，分别位于测试区的半导体衬底上；所述测试单元包括：第一栅极结构，横跨所述鳍部、覆盖鳍部的部分侧壁表面和部分顶部表面；外延层，位于所述第一栅极结构两侧的鳍部顶部表面和侧壁表面；导电插塞，横跨所述鳍部、且位于所述第一栅极结构两侧外延层的顶部表面和侧壁表面。

可选的，所述第一栅极结构包括：第一栅介质层和位于所述第一栅介质层上的第一栅电极层，所述第一栅介质层横跨鳍部、覆盖鳍部的部分顶部表面和部分侧壁表面。

可选的，所述第一栅介质层的材料为氧化硅；所述第一栅电极层的材料为多晶硅。

可选的，所述半导体衬底还包括多个隔离区，所述测试区位于相邻的隔离区之间；所述半导体测试结构还包括：隔离层，分别位于隔离区的半导体衬底上，所述隔离层覆盖鳍部在垂直于鳍部延伸方向且平行于半导体衬底表面方向上的侧壁。

可选的，还包括：第二栅极结构，位于所述隔离层上且分别覆盖隔离层两侧的部分鳍部；所述外延层位于第一栅极结构和第二栅极结构之间。

可选的，所述第二栅极结构包括：第二栅介质层和位于所述第二栅介质层上的第二栅电极层，所述第二栅介质层位于所述隔离层上且分别横跨隔离层两侧的部分鳍部。

可选的，所述测试单元的数量为50个～10000个。

可选的，所述导电插塞包括位于所述第一栅极结构一侧的第一导电插塞和位于所述第一栅极结构另一侧的第二导电插塞；当所述测试区为多个时，多个测试单元串联连接，一个测试单元中的第一导电插塞和相邻测试单元中的第二导电插塞电学连接。