[发明专利]一种基于FPGA的数字视频显示接口模块及其通信方法

权利要求书

1.一种基于FPGA的数字视频显示接口模块，其特征在于：包括FPGA、DDR3-SDRAM、CH7301C芯片以及DVI-I接口；其中，FPGA分别与DDR3-SDRAM和CH7301C芯片连接；CH7301C芯片与DVI-I接口连接；DVI-I接口与显示设备连接；

FPGA包括时钟驱动器、图像数据接收模块、地址发生器、寄存器配置单元、ODDR2+OBUFDS、显示控制单元；其中，时钟驱动器分别与图像数据接收模块、地址发生器、寄存器配置单元、ODDR2+OBUFDS、显示控制单元连接；图像数据接收模块和地址发生器均与DDR3-SDRAM连接；地址发生器与显示控制单元连接；寄存器配置单元、ODDR2+OBUFDS、显示控制单元均与CH7301C芯片连接；显示控制单元与DDR3-SDRAM连接；

DDR3-SDRAM通过分区缓存以及乒乓操作对图像数据进行高速缓存，FPGA将DDR3-SDRAM划分为四个250MB的存储区域，对应的地址为：0～9999999，10000000～19999999，20000000～29999999，30000000～39999999；然后FPGA判断区域满信号是否为低电平，若为低电平，则将图像数据写入该存储区域，若为高电平，则设定下一区域的地址，FPGA向DDR3-SDRAM发送写命令、写地址以及写数据操作，在写数据的地址达到当前区域最大值时，将该区域的写满信号拉高，再设定下一个区域的起始地址，读操作和写操作类似；在读写过程中，首先写入第一区域，第一区域写满后开始读第一区域并同时开始写第二区域，第四区域写满后写第一区域，第四区域读完后读第一区域，按照此顺序依次循环读写，DDR3-SDRAM的地址就不会重叠，组成乒乓结构，由此实现对图像数据的高速缓存。

2.根据权利要求1所述的一种基于FPGA的数字视频显示接口模块，其特征在于：所述CH7301C芯片包括时钟驱动器、数据接收端、控制信号接收端、DVIPLL、DVI编码器、DVI串行数据发生器、DVI驱动器、同步信号编码器、串行端口控制单元；其中，FPGA分别与时钟驱动器、数据接收端、控制信号接收端、串行端口控制单元连接；时钟驱动器分别与DVIPLL和同步信号编码器连接；数据接收端与DVI编码器连接；控制信号接收端分别与DVI编码器和同步信号编码器连接；DVIPLL、DVI驱动器、同步信号编码器、串行端口控制单元均与DVI-I接口连接。

3.一种基于FPGA的数字视频显示接口模块的通信方法，该方法是基于如权利要求1或2所述的一种基于FPGA的数字视频显示接口模块实现的，其特征在于：该方法是采用如下步骤实现的：首先，FPGA接收图像数据，并将图像数据发送至DDR3-SDRAM，DDR3-SDRAM通过分区缓存以及乒乓操作对图像数据进行高速缓存；同时，FPGA向CH7301C芯片提供配置信息、差分时钟、控制信号；然后，FPGA读取DDR3-SDRAM中的图像数据，并将图像数据转换为差分数据后按特定时序发送至CH7301C芯片，CH7301C芯片将差分数据发送至DVI-I接口；同时，CH7301C芯片向DVI-I接口提供差分时钟、控制信号；最后，DVI-I接口将差分数据发送至显示器进行显示。

4.根据权利要求3所述的一种基于FPGA的数字视频显示接口模块的通信方法，其特征在于：FPGA中的图像数据接收模块负责接收图像数据以及将图像数据发送至DDR3-SDRAM；FPGA中的寄存器配置单元负责向CH7301C芯片提供配置信息；FPGA中的ODDR2+OBUFDS负责向CH7301C芯片提供差分时钟；FPGA中的显示控制单元负责向CH7301C芯片提供控制信号，并负责读取DDR3-SDRAM中的图像数据以及将图像数据转换为差分数据后按特定时序发送至CH7301C芯片。

5.根据权利要求3所述的一种基于FPGA的数字视频显示接口模块的通信方法，其特征在于：CH7301C芯片中的数据接收端负责接收差分数据；CH7301C芯片中的DVIPLL负责向DVI-I接口提供差分时钟；CH7301C芯片中的同步信号编码器负责向DVI-I接口提供控制信号；CH7301C芯片中的DVI驱动器负责将差分数据发送至DVI-I接口。