[发明专利]一种支持多协议的锁相环

说明书

本发明涉及一种支持多协议的锁相环，属于集成电路设计领域，包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器，压控振荡器有两个，并联设置，且谐振在不同频率，分别覆盖不同的频率范围，同一时刻只有一个压控振荡器在工作；分频器为多模式分频器，包含了多个不同分频比的分频模块，将正在工作的压控振荡器的输出频率信号进行分频，得到的信号和参考信号通过鉴频鉴相器比较，再经过电荷泵、低通滤波器输出对压控振荡器的控制信号，锁定正在工作的压控振荡器的频率和相位；该锁相环具有结构紧凑、覆盖频率范围大、支持工作频点多的特点，可可输出多个时钟频率，满足高速串行接口中以太网、光纤通道、RapidIO等多种协议对传输数据率的要求。

技术领域

本发明属于集成电路设计技术领域，特别涉及一种支持多协议的锁相环。

背景技术

锁相环(Phase Locked Loop，PLL)是一种反馈电路，通过外部输入的低频率的参考信号控制电路输出的高频率振荡信号的频率和相位。PLL可为其它电路提供精确、稳定的时钟信号，在有线数据传输和无线通信中都具有重要的作用。

PLL的基本原理图如图1所示，主要包含鉴频鉴相器、电荷泵、低通滤波器、压控振荡器(Voltage Controlled Oscillator)和分频器等模块。f_REF为输入参考信号，f_OUT为PLL的输出信号，f_DIV为f_OUT经过分频器分频后的输出信号。

高速串行数据传输目前有多种协议，每种协议规定了多个不同的数据传输速率。某些应用需要能支持多协议、多数据率传输的高速串口电路，这样的电路需要具有能提供所需多种频率的PLL。目前有的电路使用2个PLL实现多频率输出，这样电路面积比较大，PLL和其它电路的连接比较复杂。有的电路采用小数分频结构的PLL实现多频率输出，这时输出信号的杂散或噪声较大，信号质量难以保证。

发明内容

为了克服上述现有技术的缺点，本发明的目的在于提供一种支持多协议的锁相环，其支持多种高速串行接口协议，具有多个输出频率，支持以太网、光纤通道、RapidIO协议中规定的多种数据率，为收发机电路提供所需的时钟信号。

为了实现上述目的，本发明采用的技术方案是：

一种支持多协议的锁相环，包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器，所述压控振荡器有两个，并联设置，且谐振在不同频率，分别覆盖不同的频率范围，同一时刻只有一个压控振荡器在工作；所述分频器为多模式分频器，包含了多个不同分频比的分频模块，将正在工作的压控振荡器的输出频率信号f_OUT进行分频得到信号f_DIV，信号f_DIV和参考信号f_REF通过鉴频鉴相器比较，再经过电荷泵、低通滤波器输出对压控振荡器的控制信号，锁定正在工作的压控振荡器的频率和相位。

本发明还包括多路选择器，多路选择器选择正在工作的压控振荡器的输出，将锁定后的信号传送出去。

本发明还包括设置输出频率的模式控制电路，所述模式控制电路输出控制信号C₁～C₅，C₁调整电荷泵的偏置电流，使得在不同频率下电荷泵具有正确的输出；C₂和C₃设定压控振荡器的状态为工作或休眠，并调节工作的压控振荡器的振荡频率；C₄设定多路选择器的输出来源；C₅设定多模式分频器的分频比。控制信号C₁～C₅是单位或多位控制信号。