[发明专利]制造半导体装置的方法

说明书

技术领域

本发明实施例是关于一种半导体集成电路，特别是关于一种包含平坦化作业的半导体装置的制造方法，例如化学机械研磨。

背景技术

随着半导体产业进展到纳米技术制程节点以寻求较高装置密度、较高表现及较低成本的关系，来自制造及设计方面的挑战驱使着三维设计的发展，例如鳍式场效晶体管(Fin FET)。Fin FET装置典型来说包含附有高深宽比的半导体鳍片及于其中形成半导体晶体管装置的通道及源极/漏极区。栅极形成于并沿着鳍装置的侧边(例如，包覆)，利用增加通道及源极/漏极区的表面积的优点以生产较快、较可靠及较好控制的半导体晶体管装置。一或多个层间介电(介电)层形成于鳍状结构及/或栅极结构上，及对介电层执行平坦化作业，例如化学机械研磨制程。

发明内容

本揭露一实施态样是提供一种制造半导体装置的方法，包含：形成一第一介电层于设置于一基板上的下方结构上；形成一抗平坦化层于第一介电层上；形成一第二介电层于第一介电层及抗平坦化层上；以及对第二介电层、抗平坦化层及第一介电层执行一平坦化作业，其中抗平坦化层是由异于第一介电层的材料所制成。

附图说明

当结合附图阅读以下详细描述时将更好地理解本揭露内容的态样。但须强调的是，依照本产业的标准做法，各种特征未按照比例绘制。事实上，各种特征的尺寸为了清楚的讨论而可被任意放大或缩小。

图1-8是依据本揭露的一实施方式，显示用于制造半导体装置的例示性连续制程；

图9是依据本揭露的一实施方式，显示半导体装置的例示性布局结构；

图10-17是依据本揭露的一实施方式，显示用于制造半导体装置的例示性连续制程；

图18及图19是依据本揭露的另一实施方式，显示用于制造半导体装置的例示性连续制程；

图20及图21是依据本揭露的另一实施方式，显示用于制造半导体装置的例示性连续制程。

具体实施方式

本揭露接下来将会提供许多不同的实施方式或实施例以实施本揭露中不同的特征。各特定实施例中的组成及配置将会在以下作描述以简化本揭露。这些为实施例仅作为示范并非用于限定本揭露。例如，元件的尺寸并非限定于揭露的范围或数值，但可取决于制程条件及/或理想的装置特性。此外，叙述中一第一特征形成于一第二特征之上可包含实施例中的第一特征与第二特征直接接触，亦可包含第一特征与第二特征之间更有其他额外特征形成介于第一及第二特征间，使第一特征与第二特征无直接接触。为了简单及清晰，各种特征可任意地以不同比例绘制。

进一步，空间关系的用语像是“下方”、“之下”、“较低”、“上方”、“较高”及类似用语，可用于此处以便描述附图中一元件或特征与另一元件与特征之间的关系。这些相对空间关系的用语是为了涵盖除了附图所描述的方向以外，元件于使用或操作中的各种不同的方向。装置可另有其他导向方式(旋转90度或朝其他方向)，此时的空间相对关系也可依上述方式解读。此外，用语像是“由…所制成”可意味着“包含”或“由…组成”。

图1-8是依据本揭露的一实施方式，说明用于制造半导体装置的例示性连续制程。图1-8说明用于制造一种介电层的例示性连续制程，其形成于下方结构及基板上。下方结构包含，例如，鳍状结构、栅极结构、金属配线及其组成。图1-8中，关于下方结构及/或任何额外元件的详细说明被简化或省略。

如图1中所示，下方结构20设置于基板10上。图2中，第一介电层30形成于下方结构20及未设置下方结构的基板10区域上。第一介电层30由例如，一或多层氧化硅为基底的绝缘材料所制成，例如SiO₂、TEOS(硅酸乙酯)、BPSG(硼磷硅玻璃)或低介电系数(low-k)介电材料。低介电系数介电材料具有k值(介电常数)低于约4.0。一些低介电系数介电材料具有k值低于约3.5及可具有k值低于约2.5。

用于第一介电层30的材料可包含元素Si、O、C及/或H，例如SiCOH及SiOC。有机材料例如聚合物可用于第一介电层30。例如，第一介电层30由一或多层含碳材料、有机硅玻璃、含成孔剂材料及/或其组合所制成。

第一介电层30可利用例如，等离子增强化学气相沉积(PECVD)、低压CVD(LPCVD)、可流动式CVD、原子层CVD(ALCVD)及/或旋转技术来形成。在一些实施方式中，第一介电层30的厚度落于范围自约500nm至约1500nm。