[发明专利]一种半导体器件及其制造方法和电子装置在审

专利信息
申请号: 201611037643.9 申请日: 2016-11-23
公开(公告)号: CN108091569A 公开(公告)日: 2018-05-29
发明(设计)人: 赵猛 申请(专利权)人: 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
主分类号: H01L21/335 分类号: H01L21/335;H01L29/775;H01L29/45;B82Y10/00
代理公司: 北京市磐华律师事务所 11336 代理人: 董巍;高伟
地址: 201203 *** 国省代码: 上海;31
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摘要:
搜索关键词: 纳米线 栅极结构 源极 离子 半导体器件 电子装置 衬底 漏极 半导体 制造 半导体技术领域 降低接触电阻 导通电流 漏极区域 悬空设置 依次设置 轴向方向 注入离子 环绕
【权利要求书】:

1.一种半导体器件的制造方法,其特征在于,所述方法包括:

提供半导体衬底,在所述半导体衬底上形成悬空设置的纳米线;

形成环绕所述纳米线的栅极结构;

进行离子注入,以在所述栅极结构两侧的纳米线中分别形成源极和漏极,所述源极、栅极结构、漏极沿所述纳米线的轴向方向依次设置,其中,所述离子注入的注入离子包括Te和/或Ge。

2.如权利要求1所述的制造方法,其特征在于,所述离子注入的注入离子还包括N型掺杂离子和/或Pt。

3.如权利要求1所述的制造方法,其特征在于,所述离子注入的注入深度范围为5nm~50nm,注入剂量范围为1e15/cm2~1e16/cm2

4.如权利要求1所述的制造方法,其特征在于,形成所述纳米线的方法包括以下步骤:

在半导体衬底上形成半导体异质结构材料层,其中,所述半导体衬底包括基底层和位于所述基底层上的绝缘层,以及位于绝缘层上的顶部半导体层;

在所述半导体异质结构材料层上形成图案化的掩膜层;

以所述掩膜层为掩膜,依次蚀刻所述半导体异质结构材料层和所述顶部半导体层停止于所述绝缘层中,以形成图案化的半导体异质结构材料层;

蚀刻所述顶部半导体层,以使所述图案化的半导体异质结构材料层悬空;

去除所述图案化的掩膜层,并对所述图案化的半导体异质结构材料层进行蚀刻,以形成悬空设置的所述纳米线。

5.如权利要求4所述的制造方法,其特征在于,所述半导体异质结构材料层的材料包括Ge/Si或SiGeSn/Si。

6.如权利要求1所述的制造方法,其特征在于,在形成所述源极和漏极之后,还包括进行退火处理,以降低接触电阻的步骤。

7.如权利要求6所述的制造方法,其特征在于,所述退火处理的温度范围为500℃~800℃。

8.如权利要求6所述的制造方法,其特征在于,在所述退火处理的步骤之后,还包括在所述源极和漏极中分别形成金属硅化物的步骤。

9.如权利要求1所述的制造方法,其特征在于,在形成所述栅极结构之后,形成所述源极和漏极之前,还包括:在所述栅极结构的侧壁上形成间隙壁的步骤。

10.一种半导体器件,其特征在于,包括:

半导体衬底;

形成于所述半导体衬底上的悬空设置的纳米线;

环绕所述纳米线的栅极结构;

分别形成在所述栅极结构两侧的纳米线中的源极和漏极,所述源极、栅极结构、漏极沿所述纳米线的轴向方向依次设置,其中,在所述源极和漏极中掺杂有Te和/或Ge。

11.如权利要求10所述的半导体器件,其特征在于,所述纳米线的材料包括半导体异质结构材料,所述半导体异质结构材料包括Ge/Si或SiGeSn/Si。

12.如权利要求10所述的半导体器件,其特征在于,在所述源极和漏极中还掺杂有N型掺杂离子和/或Pt。

13.一种电子装置,其特征在于,包括如权利要求10至12任一项所述的半导体器件。

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