[发明专利]一种时钟数据恢复电路的抖动容限仿真验证方法

说明书

技术领域

本发明公开了一种时钟数据恢复电路抖动容限的仿真验证方法，可以在设计阶段对接收端的抗抖动性能进行评估。具体是通过在伪随机码产生模块的时钟上加抖动，得到带抖动的伪随机码作为CDR的串行输入数据，然后进行电路仿真，得到CDR的输出数据文件，然后对CDR的输出数据文件进行误码检测处理。

背景技术

随着数字通信技术的快速发展和数据处理能力的不断提高，使得芯片、板卡以及系统之间的信息交换量变得越来越大，这导致I/O传输速率成为了限制系统性能的瓶颈。早期的并行总线，由于时钟偏斜、串扰、耦合等问题的影响，在数据传输率的提升上受到限制，已不能适用于目前的高速通信系统。一种基于低压差分信号的高速串行传输技术SerDes(Serializer-Deserializer)经过不断的发展和改进成为了高速通信系统的主要技术。高速串行差分信号传输，能够节约连线资源和成本，同时屏蔽传输路径中的电磁干扰，不仅提高传输速度，还可以提高信号传输质量。

在高速串行数据传输系统SerDes中，发送端将较低速的并行数据进行编码并完成数据的串行化，然后通过驱动电路将发送数据转化为差分信号，输出到互连线上。在接收端，接收器从数据流中提取出时钟信息，并用恢复的时钟对数据进行采样，恢复出传送的数据信号，这个过程叫时钟数据恢复(CDR，Clock Data Recovery)，恢复的数据做进一步的串并转换和解码处理。时钟数据恢复电路是实现高速串行通信的关键模块，它从串行数据中恢复出时钟信号，然后对数据重定时恢复出数据，并消除了数据传输过程中引入的抖动。

随着数据率不断提高，噪声等非理想因素对信号的影响越来越大，使信号质量下降，使波形退化，从而引起数据的误识别，也就是误码。对于高速串行传输系统中，由于传输过程中非理想因素的影响，接收端接收的数据并非理想的，而是理想信号和传输过程中的影响的叠加。抖动是引起误码的重要因素。接收端的CDR电路能否从叠加有抖动信号的数据流中恢复出正确的时钟信号，并采样到正确的数据，是高速串行接口电路的一个重要性能指标，因此，对接收端CDR电路的抖动容限进行验证非常有必要。

目前针对CDR电路的抖动容限的验证方法，多数是在流片后对抖动容限进行测试。一般情况是，在流片后基于ATE进行测试，测试抖动容限分为四个步骤：(1)产生不同频率和大小可控的抖动信号；(2)产生测试数据流；(3)将抖动信号施加到被测数据流中；(4)测量输出信号的误码率。然后通过改变抖动的大小和频率来得到芯片的抖动容限。该方法能够较准确的得到CDR的抖动容限，但需要先流片，得到测试芯片，而在设计阶段评估芯片的抖动容限可以大大降低流片的风险。

在设计阶段评估CDR的抖动容限，即通过仿真的方式验证CDR的抖动容限。仿真验证的难点在于：1、如何在CDR的输入端加入带抖动的测试信号，一般的SerDes系统有一定的编码规则(如：8B/10B编码)，测试序列应为对应编码规则的伪随机码，即PRBS码(如：针对8B/10B编码的SerDes系统的测试码一般是PRBS7码。)，如何在CDR的输入端加入叠加抖动的PRBS码是仿真验证CDR抖动容限的一个难点；2、仿真次数多，验证的时间长，验证CDR的抖动容限，需要验证多个频率点，且每个频率点需要测试多个抖动值才能得到对应的抖动容限值，即仿真次数较多，所以每次的仿真时间应尽量短。

用ATE进行抖动容限的测试时，产生带抖动测试数据的方法是：先产生测试数据流，再将抖动叠加在测试数据流上(在数据上叠加抖动可以理解为使数据的跳变沿在理想跳变沿的前后进行摆动。)。在实现仿真验证时可以参考测试的思想，但因为在仿真验证时，叠加抖动只能将数据在时间轴上向后延迟，不能延时间轴的反方向叠加，所以难以实现理想的抖动叠加效果。

发明内容

本发明的技术目的是：对高速串行接收端的CDR电路的抖动容限进行仿真验证，通过测试数据产生模块得到带抖动的测试数据，将该测试数据作为CDR模块的输入，然后进行电路仿真得到CDR的输出数据文件，用误码检测模块对CDR的输出数据文件进行误码检测处理，改变抖动的幅度和抖动的频率得到CDR的抖动容限。

本发明实现目的的技术方案是：

本发明的技术方案包括三个部分：验证模块的设计、仿真验证方法和抖动容限的验证流程。