[发明专利]包括多平面结构的非易失性存储装置

说明书

一种非易失性存储装置包括：具有第一平面和第二平面的存储单元阵列和通过第一串选择线连接至第一平面并且通过第二串选择线连接至第二平面的地址译码器。地址译码器将串选择信号和串未选择信号提供给第一串选择线和第二串选择线。第一译码器基于对应于第一平面和第二平面的不同串选择线地址而将串选择信号和串未选择信号提供给每个平面中的第一串选择线和第二串选择线。

相关申请的交叉参考

本非临时专利申请要求向韩国知识产权局于2015年11月12日提交的第10-2015-0158944号韩国专利申请的优先权，其全部内容通过引用结合于此。

技术领域

本发明涉及半导体存储装置，并且更具体地，涉及包括多平面结构的非易失性存储装置。

背景技术

存储装置是根据诸如计算机、智能手机和智能板的主机装置的控制而存储数据的装置。存储装置包括将数据存储在诸如硬盘驱动器(HDD)、固态硬盘(SSD)的磁盘中的装置以及将数据存储在诸如内存卡(具体地，非易失性存储装置)的半导体存储器中的装置。

非易失性存储装置可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存装置、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、和铁电RAM(FRAM)。

近年来，已经对包括三维堆叠的多个存储单元的半导体存储装置进行多种研究，以改善半导体存储装置的集成密度。三维存储装置可以包括多个平面。

发明内容

本公开涉及包括多平面结构的非易失性存储装置，该多平面结构独立地选择每个平面中的多个单元串。

根据本公开的示例性实施例的非易失性存储装置，包括：存储单元阵列，所述存储单元阵列具有第一平面和第二平面；以及地址译码器，所述地址译 码器通过第一串选择线连接至所述第一平面，并且通过第二串选择线连接至所述第二平面。地址译码器将串选择信号和串未选择信号提供给所述第一串选择线和所述第二串选择线。所述地址译码器，所述地址译码器基于对应于所述第一平面和所述第二平面的不同串选择线地址，而独立地将所述串选择信号和所述串未选择信号提供给每个平面中的所述第一串选择线和所述第二串选择线。

根据本公开的示例性实施例的非易失性存储装置包括：具有多个平面的存储单元阵列；以及通过多条串选择线连接至所述多个平面中的每个平面的地址译码器。所述地址译码器将串选择信号和串未选择信号提供给所述多个平面中的每个平面。所述地址译码器可以将所述多个平面划分为多组，并且基于对应于所述多组中的每一组的不同串选择线地址而独立地提供所述串选择信号和所述串未选择信号。

根据本公开的示例性实施例的非易失性存储装置包括存储单元阵列，所述存储单元阵列具有第一存储单元串的第一平面和第二存储单元串的第二平面。所述第一存储单元串和所述第二存储单元串中的每个都包括串联地电连接的多个存储单元。所述第一存储单元串根据施加给第一串选择线的信号而被选择或不选择以用于访问所述第一存储单元串的存储单元，所述第二存储单元串根据施加给第二串选择线的信号而被选择或不选择以用于访问所述第二存储单元串的存储单元。所述第一串选择线中没有与所述第二串选择线中的任一条相同的串选择线。所述地址译码器根据接收到的要被访问的存储单元的地址而控制施加给所述第一串选择线和所述第二串选择线的信号。

附图说明

下文中参照本公开的非限制性实施例的附图更详细地描述了本公开的上述和其他特征，其中，在所有的不同示图中，相同的参考标号指的是相同的部件。附图没有必要按比例绘制，相反，重点放置在本公开的原理方面。附图中：

图1是根据本公开的示例性实施例的非易失性存储装置的框图；

图2是图1的存储单元阵列的框图；

图3是示出与图2中的存储块相对应的实施例的透视图；