[发明专利]用于多重样式化的方法

说明书

技术领域

本发明实施例涉及依次使用两个或多于两个的不同掩模在衬底的单层上形成图案的用于多重样式化的方法。

背景技术

多重曝光或多重样式化技术(multi-patterning technology，MPT)涉及依次使用两个或多于两个的不同掩模在衬底的单层上形成图案。如果仅两个掩模用于对层进行样式化，那么该技术被称作双重曝光。双重曝光的一种形式被称作双重样式化技术(double patterning technology，DPT)。在DPT中，依次使用第一掩模和第二掩模以样式化同一层。只要每个掩模内的图案符合针对技术节点的相关最小间隔距离，则使用两种掩模形成的图案的组合可能包含与最小间隔距离相比更小的间隔。MPT允许线段，并且在一些情况下，在同一掩模上由垂直区段和水平区段形成更加复杂的形状。因此，在总体IC布局中，MPT提供灵活性并且通常便於显着简化。

发明内容

本发明实施例提出一种用于多重样式化的方法。该方法包含以下操作。将冲突图中的多个顶点分类到第一团集以及第二团集中，其中冲突图对应于电路的布局。合并多个顶点的第一顶点与多个顶点的第二顶点，以产生简化图，其中第一团集不包括第二顶点，并且第二团集不包括第一顶点。在布局中，根据简化图将多个色彩图案的第一色彩图案分配到对应于第一顶点的第一图案，并且分配到对应于第二顶点的第二图案。

附图说明

当结合附图阅读时，从以下详细描述最好地理解本发明的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。

图1是根据本发明的一些实施例的设计系统的示意图。

图2A是根据本发明的一些实施例的电路的布局的示意图。

图2B是根据本发明的一些实施例对应于在图2A中的布局的冲突图。

图3是根据本发明的一些实施例的方法的流程图。

图4是根据本发明的一些实施例的根据图2B中的冲突图产生的简化图。

图5A是根据本发明的一些其它实施例对应于电路的布局的冲突图的示意图。

图5B是根据本发明的一些其它实施例根据图5A中的冲突图产生的简化图的示意图。

图6A是根据本发明的一些其它实施例对应于电路的布局的冲突图的示意图。

图6B是根据本发明的一些其它实施例根据图6A中的冲突图产生的简化图的示意图。

图7A是根据本发明的一些其它实施例对应于电路的布局的冲突图的示意图。

图7B是根据本发明的一些其它实施例根据图7A中的冲突图产生的简化图的示意图。

附图标号说明

100：设计系统

110：处理器

120：存储器

130：输入/输出接口

200：布局

200A、500、600、700：冲突图

201、202、203、204、205：图案

21、22、23、24、25、26、27、28、29：边缘

51、71：边缘

300：方法

400、500A、600A、700A：简化图

S310、S320、S330、S340、S350、S360、S370：操作

K1、K2：团集

A、B、C、D、E、F：顶点

D1：距离

具体实施方式

以下揭示内容提供用于实施所提供标的的不同特征的许多不同实施例或实例。后述的描述组件和布置的具体实例是为了以简化的方式传达本发明为目的。当然，这些组件和布置仅为实例且并不意图用于限制本发明。举例来说，在以下描述中，在第一特征上方或在第一特徵上形成第二特征可包含第一特征和第二特征形成直接接触的实施例，且还可包含在第一特征与第二特征之间可形成的额外特征使得第一特征和第二特征可不直接接触的实施例。另外，本发明在各种实例中可重复使用参考标号和/或字母。参考标号和/或字母的重复是出于简单性和清晰性的目的，且并不代表所论述的各种实施例和/或配置本身之间的关系。

本说明书中使用的术语大体上具有其在本领域中的一般含义以及使用的每一术语在特定上下文中的一般含义。在本说明书中使用实例(包含本文中所论述的任何术语的实例)仅是说明性的，而不是用于限制本发明或任何所例示术语的范围和含义。同样地，本发明不限于本说明书中给出的各种实施例。