[发明专利]半导体器件

说明书

本公开涉及功耗降低的半导体器件。该器件包括：n型阱区域，位于半导体主体的主面之上；元件隔离区域，位于主表面之上；第一和第二有源区域，位于n型阱区域中并且被元件隔离区域环绕；绝缘膜，位于第一有源区域中的主表面之上；半导体层，位于绝缘膜之上；栅电极层，通过栅极绝缘膜位于半导体层之上；p型源极和漏极区域，在栅电极层的两个端部处形成在半导体层中；伪栅电极层，通过栅极绝缘膜位于半导体层之上；n型半导体区域，位于第二有源区域中的n型阱区域表面之上；以及电源布线，与n型半导体区域耦合。伪栅电极层电浮置。

相关申请的交叉参考

2015年11月13日提交的日本专利申请第2015-222995号的包括说明书、附图和摘要的公开结合于此作为参考。

技术领域

本发明涉及半导体器件，更具体地，涉及用于具有设置在SOI衬底之上的SRAM的半导体器件的技术。

背景技术

日本未审查专利申请公开第2009-135140号公开了一种半导体器件，其包括具有薄膜BOX-SOI结构的PMOS和NMOS晶体管。半导体器件具有半导体支持衬底、具有10nm以下的厚度的绝缘膜以及半导体层，其中PMOS晶体管和NMOS晶体管形成在半导体层的表面中。阱区域位于半导体层下方，穿过具有10nm以下的厚度的绝缘膜，并且通过向阱区域施加期望的电压来改变PMOS和NMOS晶体管的阈值。

发明内容

本发明的发明人对具有SRAM存储单元的半导体器件进行了研究，该SRAM存储单元包括具有薄膜BOX-SOI结构的NMOS和PMOS晶体管。每个SRAM存储单元均包括两个POMS负载晶体管、两个NMOS驱动器晶体管以及两个存取晶体管。两个负载晶体管形成在n型阱区域中，并且两个驱动器晶体管和两个存取晶体管形成在p型阱区域中。

这种SRAM存储单元以矩阵图案在半导体衬底之上沿X和Y方向布置以配置存储阵列，并且这种存储单元以矩阵图案沿X和Y方向布置。

沿Y方向延伸的p型阱区域和n型阱区域连续地位于多个存储阵列中，并且具有沿X方向延伸的期望宽度的抽头区域(tap region)沿Y方向位于彼此相邻的存储阵列之间。抽头区域是向p型阱区域和n型阱区域供应电能的区域，其中向p型阱区域供应第一电位的电源布线以及向n型阱区域供应第二电位的电源布线沿X方向延伸。

SRAM存储单元包括多个栅电极层(栅极导体膜、栅极导体带)，其为负载晶体管、驱动器晶体管和存取晶体管配置栅电极。在抽头区域中，不设置存储单元但是多个伪栅电极层设置在与栅电极层相同的层中，并且伪栅电极层与电源布线耦合。换句话说，第一电位或第二电位被提供给伪栅极带。

然而，本发明的发明人发现，泄露电流发生在抽头区域中定位伪栅电极层的区域中，从而使得难以降低半导体器件的功耗。

因此，需要能降低具有SRAM存储单元(其具有薄膜BOX-SOI结构)的半导体器件的功耗的技术。

本发明的上述和其他目的和新颖特征将根据以下说明书和附图中的详细说明而变得清楚。

根据本发明的一个方面，提供了一种半导体器件，包括：n型阱区域，形成在半导体衬底的主表面之上；元件隔离区域，形成在半导体衬底的主表面之上；以及第一有源区域和第二有源区域，位于n型阱区域中并且被元件隔离区域环绕。该器件还包括：绝缘膜，在第一有源区域中形成在半导体衬底的主表面之上；半导体层，形成在绝缘膜之上；栅电极层，通过栅极绝缘膜形成在半导体层之上；p型源极区域和p型漏极区域，在栅电极层的两个端部处形成在半导体层中；以及伪栅电极层，通过栅极绝缘膜形成在半导体层之上。该器件进一步包括：n型半导体区域，在第二有源区域中形成在n型阱区域的表面之上；以及电源布线，与n型半导体区域耦合。伪栅电极层电浮置。

根据本发明，可以降低半导体器件的功耗。

附图说明