[发明专利]存储器元件及其制作方法

说明书

一种存储器元件，可减少三维垂直通道存储器元件相邻二区块之间的顶部导电结构。在一些实施例中，垂直的柱状体和串行选择线以及字线交叉，并且排列于一个被旋转的网格中，而形成“扭曲”的柱状体阵列。此处所述的三维NAND阵列结构呈现波浪状，顺着排列外缘柱状体的波浪线延伸。例如，串行选择线、字线、接地选择线和接地线任何一者具有波浪形状的侧边。

技术领域

本发明涉及一种高密度存储器元件，特别是一种内含多层存储单元堆叠且排列成三维立体阵列的存储器元件。

背景技术

本申请案与下述的美国申请案相关联，且具有相同的专利权受让人和相同的发明人。

美国专利编号US 9,219,074专利案；2015年12月22日公告；申请案号为No.14/157,550，申请日为2014年1月17日；专利名称为Three-Dimensional SemiconductorDevice；此处并通过引用并入(incorporated by reference)的方式，将此专利全文收载于本说明书之中(公开号为US 2015/0206896于2015年7月23日公开)。

美国专利编号US 9,219,073专利案；2015年12月22日公告；申请案号为No.14/582,848，申请日为2014年12月24日；专利名称为Parallelogram Cell Design For HighSpeed Vertical Channel 3D NAND Memory；此处并通过引用并入的方式，将此专利全文收载于本说明书之中(公开号为US 2015/0206898于2015年7月23日公开)。

美国专利申请案，公开号为US 2015/0206899；2015年7月23日公开；申请案号为No.14/582,963，申请日为2014年12月24日；专利名称为Twisted Array Design For HighSpeed Vertical Channel 3D NAND Memory；此处并通过引用并入的方式，将此专利全文收载于本说明书之中。

美国专利申请案，申请案号为No.14/640,869，申请日为2015年3月6日；专利名称为Separated Lower Select Line In 3D NAND Architecture；此处并通过引用并入的方式，将此专利全文收载于本说明书之中。

美国专利申请案，申请案号为No.14/857,651，申请日为2015年9月17日；专利名称为3D NAND Array Architecture；此处并通过引用并入的方式，将此专利全文收载于本说明书之中。

随着集成电路元件的临界尺寸缩小到了通用存储单元技术领域(common memorycell technologies)的极限，设计师正持续寻找将多层存储器单元平面加以堆叠的技术，以达成更大储存容量、更少每位成本。举例而言，薄膜晶体管技术被应用在电荷捕捉存储器技术，于Lai，et al.，“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-TypeFlash Memory，”IEEE Int′l Electron Devices Meeting，11-13Dec.2006之中，以及于Jung et al.，“Three Dimensionally Stacked NAND Flash Memory Technology UsingStacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nmNode，”IEEE Int′l Electron Devices Meeting，11-13Dec.2006之中。此处并通过引用并入的方式，将此文献全文收载于本说明书之中。