[发明专利]单层多晶硅非易失性存储单元

说明书

一种单层多晶硅非易失性存储单元包括耦合电容器、单元晶体管和选择晶体管。单元晶体管具有浮栅、第一源极和第一漏极。浮栅经由耦合电容器耦接到阵列控制栅极/源极线。第一源极耦接到阵列控制栅极/源极线。选择晶体管具有选择栅极、第二源极和第二漏极。选择栅极耦接到字线。第二源极耦接到第一漏极。第二漏极耦接到位线。

相关申请的交叉引用

本申请要求2016年2月17日提交的申请号为10-2016-0018201的韩国申请的优先权，其通过引用整体合并于此。

技术领域

本公开的各种实施例涉及非易失性存储器件，更具体地，涉及单层多晶硅(single-poly)非易失性存储单元。

背景技术

众所周知的是，非易失性存储器件可以被用作片上系统(SoC)嵌入式存储器。然而，常规的存储器件通过使用双层多晶硅工艺而非使用标准互补金属氧化物半导体(CMOS)工艺来制造。因此，在应用于具有嵌入式存储器的常规非易失性存储器件时存在限制。此外，当非易失性存储器件以层叠结构形成时，制造工艺变得复杂，因为分开执行多晶硅沉积工艺和刻蚀工艺以形成浮栅和控制栅极。另外，由于浮栅和控制栅极以层叠结构形成，因此在制造工艺中(尤其是在刻蚀工艺中)很可能出现对不准，从而降低产品合格率。相应地，提出了可以通过标准CMOS工艺来制造的单层多晶硅非易失性存储器件。

发明内容

根据一个实施例，一种单层多晶硅非易失性存储单元包括耦合电容器、单元晶体管和选择晶体管。单元晶体管具有浮栅、第一源极和第一漏极。浮栅经由耦合电容器来耦接到阵列控制栅极/源极线。第一源极耦接到阵列控制栅极/源极线。选择晶体管具有选择栅极、第二源极和第二漏极。选择栅极耦接到字线。第二源极耦接到第一漏极。第二漏极耦接到位线。

根据一个实施例，一种单层多晶硅非易失性存储单元包括：第一P型阱区和第二P型阱区，第一P型阱区和第二P型阱区设置在N型半导体区中且彼此间隔开，其中，第一有源区、第二有源区和第三有源区形成在第一P型阱区中且彼此间隔开，其中，第四有源区形成在第二P型阱区中；第一N⁺型结区和第二N⁺型结区，第一N⁺型结区和第二N⁺型结区设置在第一有源区中且通过耦合/沟道区来彼此间隔开；第三N⁺型结区和第四N⁺型结区，第三N⁺型结区和第四N⁺型结区设置在第二有源区中且通过沟道区来彼此间隔开；第一P⁺接触区，设置在第三有源区中；第二P⁺接触区，耦接到第四有源区中的隧道区；读取选择栅极层，设置在沟道区之上；浮栅层，设置在耦合/沟道区之上且延伸至隧道区之上；以及互连，将第二N⁺型结区连接到第三N⁺型结区。

附图说明

基于附图和所附详细描述，本发明构思的各种实施例将变得更加明显，其中：

图1是图示根据一个实施例的单层多晶硅非易失性存储单元的等效电路图；

图2是图示图1的单层多晶硅非易失性存储单元的编程操作的电路图；

图3是图示图1的单层多晶硅非易失性存储单元的擦除操作的电路图；

图4是图示图1的单层多晶硅非易失性存储单元的读取操作的电路图；

图5是图示根据一个实施例的单层多晶硅非易失性存储单元的布局图；

图6是沿图5的I-I’线截取的剖视图，且图示了图5的单层多晶硅非易失性存储单元的耦合电容器和读取单元晶体管；

图7是沿图5的II-II’线截取的剖视图，且图示了图5的单层多晶硅非易失性存储单元的读取选择晶体管；