[发明专利]基于FPGA的动态可重构硬件加速方法及系统

说明书

本发明提供基于FPGA的动态可重构硬件加速方法及系统，包括：提取应用程序的可重构数据流图，对于函数层数据流图中的每个函数节点，从其中的起始运算节点起，计算其余各个运算节点的运算起始时间和运算结束时间，据以计算每个函数节点的运算起始时间和运算结束时间；根据每个函数节点的运算结束时间，在不改变各函数节点间原本的数据依赖的基础上，将所述函数层数据流图重新分层，令每层包括按照函数节点内运算时间分开排序时在同一等级的电路；将拥有相同函数功能的函数层合并为同一函数层，合并后的各函数层依照预设规则结合，每个结合后的函数层成为一个独立的配置层，同一配置层中的函数并行运行，由此提升FPGA的运算速度。

技术领域

本发明涉及FPGA重构领域，特别涉及基于FPGA的动态可重构硬件加速方法及系统。

背景技术

逻辑可编程阵列(Field－Programmable Gate Array，简称FPGA)是一种生产后可编程的集成电路芯片。在芯片中，电路提供可编程节点，可根据用户设定重新定义电路逻辑。相比于传统处理芯片CPU，FPGA可提供针对特定问题的高度优化电路，提升百倍级别计算性能；相比于传统集成电路芯片ASIC，FPGA可提供更加灵活的计算方案。

然而，传统CPU计算架构中不同计算程序可复用相同的计算硬件资源，从而提高资源使用率以及灵活性，逻辑可编程阵列却不能。FPGA提供的高度优化电路由于其定制特性，无法支持不同计算程序间的复用，从而限制了硬件电路的灵活性等性能。例如，为支持同一应用中的不同函数功能，硬件电路需要支持两个优化电路模块，然而由于数据依赖，两个电路模块并不能同时运行，造成效率降低。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供基于FPGA的动态可重构硬件加速方法及系统，用于解决现有技术中FPGA不能复用相同的计算硬件资源从而导致灵活性较低的问题。

为实现上述目的及其他相关目的，本发明提供一种基于FPGA的动态可重构硬件加速方法，包括：提取应用程序的可重构数据流图，所述可重构数据流图包括：含有多个函数节点的函数层数据流图、及每个所述函数节点的含有多个运算节点的电路层数据流图；对于每个函数节点，从其中的起始运算节点起，计算其余各个运算节点的运算起始时间和运算结束时间，据以计算每个函数节点的运算起始时间和运算结束时间；在不改变各函数节点间原本的数据依赖的基础上，将所述函数层数据流图重新分层，每层包括按照函数节点内运算时间分开排序时在同一等级的电路；将拥有相同函数功能的函数层合并为同一函数层，合并后的各函数层依照预设规则结合，每个结合后的函数层成为一个独立的配置层，同一配置层中的函数并行运行。

于本发明一实施例中，所述依照预设规则结合，包括：依照排序顺序从低层到高层逐一结合。

于本发明一实施例中，所述计算每个函数节点的运算起始时间和运算结束时间，包括：取各起始运算节点的运算起始时间作为各函数节点的运算起始时间；取各运算节点中最大的运算结束时间作为各函数节点的运算结束时间。

于本发明一实施例中，所述方法还包括方案层生成步骤，从而使同一应用能采用不同配置层的组合来完成整个函数的执行，包括：每个配置层根据配置中排序最高的函数层级寻找包含下一函数层级的配置层；包含相同函数的配置层不能结合；每个结合形成的方案包含所述应用的所有函数。

于本发明一实施例中，所述方法还包括运行时管理步骤，包括：提取分层优化后的各函数层的函数性能模型；根据生成的各配置层和各所述函数性能模型提取每个配置层的性能模型；根据各所述配置层的性能模型提取各方案的性能模型；根据各所述方案的性能模型及数据处理量计算每个所述方案的运行时间；根据所述数据处理量及每个所述方案的重构次数估算重构成本。

于本发明一实施例中，所述性能模型包括：表示并行计算能力的并行度。