[发明专利]半导体装置、存储器件以及制造方法

说明书

本发明公开了一种半导体装置、存储器件以及制造方法，涉及半导体技术领域。该半导体装置包括：半导体衬底；在该半导体衬底中的沟槽隔离部；在该半导体衬底上方的伪栅极；在该半导体衬底中位于沟槽隔离部与伪栅极之间的第一掺杂区；以及将该伪栅极与该第一掺杂区电连接的第一连接件。本发明中，通过第一连接件将伪栅极与第一掺杂区电连接，从而使得包含伪栅极的晶体管被关断，进而可以防止发生漏电，提高存储器件的可靠性。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体装置、存储器件以及制造方法。

背景技术

图1A是示意性地示出现有技术中SRAM(Static Random Access Memory，静态随机存取存储器)的部分电路结构的顶视图。图1A所示的结构包括P+掺杂区111和131、STI(Shallow Trench Isolation，浅沟槽隔离)150和160、伪栅极结构112和132、单元阵列的栅极113和133、P+掺杂区的金属接触件114和134、N+掺杂区121和N+掺杂区的金属接触件124。

图1B是示意性地示出图1A所示的SRAM的部分结构沿A-A’线截取的横截面示意图。其中，图1B示出了图1A中虚线框中的部分结构的横截面示意图。图1B所示的结构包括了单元阵列(Cell Array)部分180和伪单元(Dummy Cell)部分170。需要说明的是，图1B中的虚线仅是为了方便区分上述两个部分，并不一定是真实存在的。如图1B所示，金属接触件124连接到电源电压VDD。另外，图1B中还示出了N型阱区NW、P+掺杂区和N+掺杂区(需要说明的是，本文中，P和N表示掺杂类型分别为P型和N型，符号“+”表示掺杂区的掺杂浓度大于阱区的掺杂浓度)。

关于图1B的结构的等效电路图可以参考图1C所示。如图1C所示，该电路结构中，电阻191的一端连接电源电压VDD(这里VDD为正电压)，另一端连接二极管192的负极，该二极管192的正极连接至PMOS(P-channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)晶体管193的源极，该PMOS晶体管193的栅极为悬置栅极(Floating Gate)。这里，电阻191为N型阱区NW的电阻，二极管192为N型阱区与P+掺杂区111形成的二极管，PMOS晶体管193为伪栅极结构(该伪栅极结构包括伪栅极氧化物层和伪栅极氧化物层上的伪栅极)112与其下面的N型阱区的部分以及栅极结构112两侧的P+掺杂区形成的PMOS晶体管。

目前，在进行N+离子注入时，需要光刻胶将P+掺杂区111遮挡，但是由于光刻胶比较细长，可能会发生收缩，导致光刻胶仅阻挡了P+掺杂区111的一部分，然后N+离子注入会异常侵入到P+掺杂区111(该P+掺杂区111为源极)，如图2A所示。P+掺杂区有可能会被置于电源电压VDD，如图2B所示。在图2B所示的电路结构中，电阻194为掺杂区111(即P+/N+掺杂区)的表面上的硅化物(Silicide)电阻。由于PMOS晶体管193的栅极为悬置状态，而且单元阵列部分的P+掺杂区(即该PMOS晶体管193的漏极)也是悬置状态，PMOS晶体管193的源极和漏极之间存在电压差，那么该未关断的PMOS晶体管193可能会有电流流过而使得SRAM中如图2A所示的部分结构产生漏电。

发明内容

本发明需要解决的一个技术问题是：在存储器件的部分结构中可能存在漏电的问题。

本发明一个实施例的目的之一是：提供一种半导体装置。本发明一个实施例的目的之一是：提供一种存储器件。本发明一个实施例的目的之一是：一种半导体装置的制造方法。

根据本发明的第一方面，提供了一种半导体装置，包括：

半导体衬底；

在所述半导体衬底中的沟槽隔离部；

在所述半导体衬底上方的伪栅极；

在所述半导体衬底中位于所述沟槽隔离部与所述伪栅极之间的第一掺杂区；以及