[发明专利]用于提升静电放电保护能力的版图结构

说明书

本发明提供一种用于提升静电放电保护能力的版图结构，其特征在于，静电放电保护器件与被保护的特征线宽小的器件位于同一阱区之上。根据本发明，可以对特征线宽小的器件进行有效的静电放电保护，同时，降低成本和电路设计难度，增加电路设计的灵活性。

技术领域

本发明涉及半导体设计与制造工艺，具体而言涉及一种用于提升静电放电保护能力的版图结构。

背景技术

静电放电(ESD)是在我们生活中普遍存在的自然现象，但静电放电时在短时间内产生的大电流，会对集成电路产生致命的损伤，是集成电路生产应用中造成失效的重要问题。例如，对于发生在人体上的静电放电现象，通常发生在几百个纳秒内，最大的电流峰值可能达到几个安培，其它模式静电放电发生的时间更短，电流也更大。如此大的电流在短时间内通过集成电路，产生的功耗会严重超过其所能承受的最大值，从而对集成电路产生严重的物理损伤并导致其最终失效。

为了解决该问题，在实际应用中主要从环境和电路本身两方面来解决。环境方面，主要是减少静电的产生和及时消除静电，例如，应用不易产生静电的材料、增加环境湿度、操作人员和设备接地等。电路方面，主要是增加集成电路本身的静电放电耐受能力，例如增加额外的静电保护器件或者电路来保护集成电路内部电路不被静电放电损害。

发明内容

针对现有技术的不足，本发明提供一种用于提升静电放电保护能力的版图结构，静电放电保护器件与特征线宽小的器件位于同一阱区之上，所述特征线宽小的器件位于中间部分，所述特征线宽小的器件的两侧布置所述静电放电保护器件。

在一个示例中，所述特征线宽小的器件为冗余MOS，所述静电放电保护器件为GGNMOS(Gate Grounded NMOS，栅极接地的NMOS)。

在一个示例中，通过修改光刻掩膜板的图案尺寸来调节所述特征线宽小的器件和所述静电放电保护器件的尺寸比例。

在一个示例中，所述特征线宽小的器件的沟道长度大于所述静电放电保护器件的沟道长度。

在一个示例中，所述特征线宽小的器件和所述静电放电保护器件为双栅结构，栅极之间共用一个源极。

在一个示例中，所述源极掺杂有N+型杂质，所述N+型杂质包括磷、氮、砷、锑或铋。

在一个示例中，所述静电放电保护器件的栅极和源极接在一起连接接地端。

在一个示例中，所述特征线宽小的器件的源极连接接地端。

在一个示例中，所述特征线宽小的器件的漏极和所述静电放电保护器件的漏极均连接I/O端口。

在一个示例中，所述特征线宽小的器件的线宽小于100微米。

根据本发明，可以对特征线宽小的器件进行有效的静电放电保护，同时，降低成本和电路设计难度，增加电路设计的灵活性。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为现有的ESD保护技术中常用的GGNMOS的示意性剖面图；

图2为现有的ESD保护电路所对应的版图结构的示意图；

图3为根据本发明示例性实施例的ESD保护电路所对应的版图结构的示意图；

图4为实施ESD保护时放电电流在与图3示出的版图结构对应的电路结构中的流向的示意图。

具体实施方式