[发明专利]相位内插器

权利要求书

1.一种相位内插器，其特征在于，包含：

多个差动对，用以响应于一第一组输入信号与一第二组输入信号于节点N1上产生一第一信号与于节点N2上产生一第二信号；

一开关电路，用以根据多个控制信号导通并传送该第一信号与该第二信号至一电流源电路，以决定该第一信号的数值与该第二信号的数值，该开关电路包含多个开关群组SW1～SWN，每个开关群组包括开关Si1和Si2，i为大于或等于1且小于或等于N的正整数，N为大于1的正整数；

一输出级，用以根据该第一信号与该第二信号产生一第一输出信号；以及

一校正电路，用以响应该第一输出信号，以提供并稳定该第一输出信号的一共模电压；

一调节电路，用以稳定该开关电路与该电流源电路；

其中该调节电路包含：

晶体管M15，该晶体管M15的第一端耦接至该节点N1以接收该第一信号I1，该晶体管M15的第二端耦接至该开关电路中的开关S11～SN1的第一端以传输该第一信号，该晶体管M15的控制端接收偏压电压VB1；

晶体管M16，该晶体管M16的第一端耦接至该节点N2以接收该第二信号，该晶体管M16的第二端耦接至该开关电路中的开关S12～SN2的第一端以传输该第二信号，该晶体管M16的控制端接收偏压电压VB2；

放大器321，响应于该晶体管M15的第二端上的电压位准与参考电压产生该偏压电压VB1；

放大器322，响应于该晶体管M16的第二端上的电压位准与该参考电压产生该偏压电压VB2。

2.如权利要求1所述的相位内插器，其中该校正电路包含：

一放大器，耦接至该输出级，并用以响应该第一输出信号以及一预定电压产生该共模电压。

3.如权利要求1所述的相位内插器，其中该校正电路包含：

一电容，用以接收该第一输出信号，并输出一交流信号；

一电阻，用以响应于该交流信号产生该共模电压；

一缓冲器，用以响应于该交流信号产生一第二输出信号；

一缓冲输出电路，用以基于该共模电压以及该第二输出信号输出一第三输出信号。

4.如权利要求1所述的相位内插器，其中所述差动对包含一第一差动对与一第二差动对，该第一差动对用以根据该第一组输入信号产生该第一信号，该第二差动对用以根据该第二组输入信号产生该第二信号，且该开关电路包含：

一第一开关，用以根据所述控制信号中的一第一者选择性地导通，以自该第一差动对传送该第一信号至该电流源电路；以及

一第二开关，用以根据所述控制信号中的一第二者选择性地导通，以自该第二差动对传送该第二信号至该电流源电路。

5.如权利要求1所述的相位内插器，其中该输出级用以提供一主动负载，以响应于该第一信号与该第二信号产生该第一输出信号。

6.如权利要求1所述的相位内插器，其中所述差动对包含一第一差动对与一第二差动对，该第一差动对用以根据该第一组输入信号产生该第一信号，该第二差动对用以根据该第二组输入信号产生该第二信号，该第一差动对的第一端耦接至该第二差动对的第一端，该第一差动对的第二端耦接至该第二差动对的第二端，且该输出级还用以根据该第一信号与该第二信号产生一第二输出信号。

7.如权利要求6所述的相位内插器，其中该输出级包含：

一第一电阻，耦接于该第一差动对的第一端与一节点之间；

一第二电阻，耦接于该第二差动对的第二端与该节点之间；

一第一晶体管，其中该第一晶体管的第一端用以接收一电压，该第一晶体管的第二端耦接至该第一差动对的第一端，且该第一晶体管的控制端耦接至该节点；以及

一第二晶体管，其中该第二晶体管的第一端用以接收该电压，该第二晶体管的第二端耦接至该第一差动对的第二端，且该第二晶体管的控制端耦接至该节点。

8.如权利要求7所述的相位内插器，其中该输出级还包含：

一第三晶体管，其中该第三晶体管的第一端用以接收该电压，该第三晶体管的第二端用以输出该第一输出信号，且该第三晶体管的控制端耦接至该第一差动对的第一端；

一第四晶体管，其中该第四晶体管的第一端用以接收该电压，该第四晶体管的第二端用以输出该第二输出信号，且该第四晶体管的控制端耦接至该第一差动对的第二端；

一第五晶体管，其中该第五晶体管的第一端耦接至该第四晶体管的第二端，且该第五晶体管的第二端耦接至地；

一第六晶体管，其中该第六晶体管的第一端耦接至该第三晶体管的第二端，且该第六晶体管的第二端耦接至地；

一第七晶体管，其中该第七晶体管的第一端用以接收该电压，且该第七晶体管的控制端耦接至该第一差动对的第一端；

一第八晶体管，其中该第八晶体管的第一端用以接收该电压，且该第八晶体管的控制端耦接至该第一差动对的第二端；

一第九晶体管，其中该第九晶体管的第一端耦接至该第七晶体管的第二端与该第九晶体管的控制端，该第九晶体管的第二端耦接至地，且该第九晶体管的控制端耦接至该第五晶体管的控制端；以及

一第十晶体管，其中该第十晶体管的第一端耦接至该第八晶体管的第二端与该第十晶体管的控制端，该第十晶体管的第二端耦接至地，且该第十晶体管的控制端耦接至该第六晶体管的控制端。