[发明专利]半导体存储装置及其制造方法有效

申请号：	201610581586.4	申请日：	2016-07-21
公开（公告）号：	CN107017260B	公开（公告）日：	2020-11-06
发明（设计）人：	马场康幸	申请（专利权）人：	东芝存储器株式会社
主分类号：	H01L27/11529	分类号：	H01L27/11529
代理公司：	北京律盟知识产权代理有限责任公司 11287	代理人：	张世俊
地址：	日本***	国省代码：	暂无信息
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摘要：
搜索关键词：	半导体存储装置及其制造方法
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【说明书】：

本发明的实施方式提供一种能够削减制造成本的半导体存储装置及其制造方法。实施方式的半导体存储装置具备第一串单元(SU0)、第二串单元(SU1)、多个第一配线层(WL)、第二配线层(SGD0)、第三配线层(SGD1)、第一柱(MP)、第二柱(DP)、及第一线路(DSL)。第一柱(MP)、第二柱(DP)、及第一线路(DSL)的各者包含半导体层(16)、以及依序设置在半导体层(16)的侧面的第一绝缘膜(15)、电荷蓄积层(14)、及第二绝缘膜(13)。

[相关申请案]

本申请案享有以日本专利申请案2016-13304号(申请日：2016年1月27日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置及其制造方法。

背景技术

作为半导体存储装置，已知有NAND(Not AND，与非)型闪存。

发明内容

本发明的实施方式提供一种能够降低制造成本的半导体存储装置及其制造方法。

实施方式的半导体存储装置具备：第一串单元，具备第一存储串，该第一存储串包含积层在半导体基板的上方的多个第一存储元件晶体管、及设置在多个第一存储元件晶体管的上方的第一选择晶体管；第二串单元，具备第二存储串，该第二存储串包含积层在半导体基板的上方的多个第二存储元件晶体管、及设置在多个第二存储元件晶体管的上方的第二选择晶体管；多个第一配线层，以共通连接于位于相同层的第一及第二存储元件晶体管的栅极的方式连接于多个第一存储元件晶体管及多个第二存储元件晶体管；第二配线层，连接于第一选择晶体管的栅极；第三配线层，连接于第二选择晶体管的栅极，且与第二配线层位于相同层；第一柱，贯通多个第一配线层与第二及第三配线层的一者而与半导体基板相接；第二柱，不贯通第二及第三配线层，而贯通多个第一配线层的至少一者；以及第一线路，将第二配线层与第三配线层分离。第一柱、第二柱、及第一线路的各者包含半导体层、以及依序设置在半导体层的侧面的第一绝缘膜、电荷蓄积层、及第二绝缘膜。

附图说明

图1是一实施方式的半导体存储装置的框图。

图2是一实施方式的半导体存储装置的电路图。

图3是表示一实施方式的半导体存储装置中的存储元件阵列的选择栅极线及字线的立体图。

图4是一实施方式的半导体存储装置中的存储元件阵列的俯视图。

图5是图4所示的区域RA的俯视图。

图6是沿着图4所示的I-I线的剖视图。

图7是沿着图4所示的II-II线的剖视图。

图8是沿着图4所示的III-III线的剖视图。

图9是沿着图4所示的IV-IV线的剖视图。

图10是表示一实施方式的半导体存储装置的制造步骤的沿着I-I线的剖视图。

图11是表示一实施方式的半导体存储装置的制造步骤的沿着II-II线的剖视图。