[发明专利]生成占空比可调的时钟信号的电路和方法

说明书

一种时钟信号发生器电路(10)，用于输出从输入时钟信号(ck_in)起始的输出时钟信号(ck_out)，设计为：单稳态级(12)，具有设计为接收输入时钟信号(ck_in)的时钟输入端(12a)，设计为接收控制信号(S_c)的控制输入端(12b)，以及设计为提供具有根据控制信号(S_c)可变的占空比(d)的输出时钟信号(ck_out)的输出端(12c)；以及反馈回路(13)，可操作地耦合到单稳态级(12)以生成控制信号(S_c)，该控制信号(S_c)取决于输出时钟信号(ck_out)的检测值、期望值、占空比。

技术领域

本发明涉及生成时钟信号的电路和方法，该时钟信号具有调节占空比的可能。

背景技术

已知，时钟信号用于对大量模拟电路和数字电路的操作定时。

如图1所示，时钟信号ck通常是具有给定时段T的方波波形。在已知的方法中，占空比d表示图1中由τ表示的时段关于总时段的有效百分比：

d＝τ/T

在数字领域中，时钟信号可以用于例如同步数据通信的操作。例如，重要的是要知道时钟信号的“高”、“低”电平的持续时间以保证组合逻辑中的所谓的“建立”和“保持”时间，即，在时钟信号的边沿(例如上升沿)之前及之后数据保持稳定所需的最小时间。

在模拟领域中，时钟信号用于例如开关电容器放大器电路，其中通常需要存在两个阶段(phase)，适当的持续时间的“高”阶段和“低”阶段，由时钟信号的“高”电平和“低”电平表示。例如，这些阶段可以用于复位的定时操作或模拟输入信号的检测。在给定时钟信号的某个时段的情形下，高和低阶段的持续时间必须恰当选择，有时彼此不同以确保电路的正确的操作和稳定。

已经提出大量的技术方案用于生成具有可调占空比的时钟信号。然而，本申请人发现，就例如复杂性和电能消耗而言，这些技术方案中没有一个是完全满意的。

例如，可能的已知技术方案在图2中示出并由Hui Zhang、 Hai-gang Yang、JiaZhang、Fei Liu在2009年IEEE射频集成技术国际研讨会(IEEE International Symposiumon Radio-Frequency Integration Technology)上的文献“High-speed ProgrammableCounter Design for PLL Based on A Delay Division Technique”中进行了详细描述。

根据这个技术方案，时钟信号发生器电路1构思了使用输入时钟信号(所谓的“主”)，由ck_in表示，具有高频率并且被提供到n位数字计数器2的输入端。

在第一数字比较器3和第二数字比较器4的输入端供应由数字计数器2生成的计数器信号计数，这两个比较器分别将该信号计数与第一阈值M和第二阈值N进行比较。

第一数字比较器3的输出作为输出触发器5的置位信号S，而第二数字比较器4的输出作为同一输出触发器5的复位信号R。置位信号S还用于复位数字计数器2提供的计数器计数。

输出触发器5的输出Q提供输出时钟信号ck_out，该信号的占空比和时段可以通过选择适合的阈值M和N(分别调节时钟信号的高阶段和低阶段)来调节。更具体地，占空比在这此情形下取决于上述阈值之间的比率N/M。

然而，本申请人已经认识到图2中示出的时钟信号发生器电路1 有一些缺陷，包括：主时钟信号ck_in需要具有高频率来精确调节占空比的值；可以获得的占空比的分辨率取决于数字计数器2的位数n；高分辨率需要更大的集成实现中的占用面积和更大的功耗；可以仅获得一定数量的离散值以用于调节占空比。