[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。

背景技术

在半导体制造中，随着超大规模集成电路的逐步发展，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET器件相比栅对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

但是，现有技术难以获得阈值电压不同的半导体器件。

发明内容

本发明解决的问题是提供一种半导体结构及其制造方法，获得具有不同阈值电压的半导体器件。

为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供衬底以及位于衬底上的分立的鳍部，所述衬底包括第一区域和第二区域，所述第一区域用于形成具有第一阈值电压的晶体管，所述第二区域用于形成具有第二阈值电压的晶体管，且所述第一阈值电压小于所述第二阈值电压；形成横跨所述第一区域鳍部且覆盖部分第一区域鳍部顶部和侧壁表面的第一伪栅结构，形成横跨所述第二区域鳍部且覆盖部分第二区域鳍部顶部和侧壁表面的第二伪栅结构，其中，所述第一伪栅结构包括第一伪栅氧化层和第一伪栅电极层，所述第二伪栅结构包括第二伪栅氧化层和第二伪栅电极层；在所述衬底上形成层间介质层，所述层间介质层覆盖所述第一伪栅结构侧壁以及第二伪栅结构侧壁；去除所述第一伪栅电极层，在所述层间介质层内形成第一开口；对所述第一开口底部进行掺氮工艺；去除所述第二伪栅电极层，在所述层间介质层内形成第二开口；去除所述第一开口底部的第一伪栅氧化层，去除所述第二开口底部的第二伪栅氧化层；在所述第一开口底部的鳍部上形成第一界面层，且在所述第二开口底部的鳍部上形成第二界面层，所述第二界面层的厚度大于所述第一界面层的厚度；形成所述第一界面层和第二界面层后，在所述第一开口中形成第一栅极结构，并在所述第二开口中形成第二栅极结构。

相应的，本发明还提供半导体结构，包括：衬底，所述衬底包括第一区域和第二区域，所述第一区域包括具有第一阈值电压的晶体管，所述第二区域包括具有第二阈值电压的晶体管，且所述第一阈值电压小于所述第二阈值电压；分立的鳍部，位于所述衬底上；位于所述衬底上的层间介质层，包括贯穿所述第一区域层间介质层的第一开口，以及贯穿所述第二区域层间介质层的第二开口；位于所述第一开口底部的第一界面层；位于所述第二开口底部的第二界面层，其中所述第二界面层的厚度大于所述第一界面层的厚度；位于所述第一开口内的第一栅极结构，所述第一栅极结构横跨所述第一区域鳍部且覆盖部分第一区域鳍部顶部和侧壁表面；位于所述第二开口内的第二栅极结构，所述第二栅极结构横跨所述第二区域鳍部且覆盖部分第二区域鳍部顶部和侧壁表面。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在层间介质层内形成第一开口后，对所述第一开口底部进行掺氮工艺，通过所述掺氮工艺，使氮离子透过所述第一开口底部的第一伪栅氧化层，进入所述第一开口底部的鳍部内；后续形成第一界面层和第二界面层时，由于所述第一开口底部的鳍部内具有氮离子，所述氮离子对所述第一界面层的形成具有抑制作用，从而使所述第一界面层的生长速度小于所述第二界面层的生长速度，即形成的第一界面层的厚度小于所述第二界面层的厚度；由于界面层的厚度越小，形成的半导体结构的阈值电压越小，可以使所述第一阈值电压小于所述第二阈值电压，进而获得具有不同阈值电压的半导体器件。

可选方案中，采用氧化工艺形成所述第一界面层和第二界面层，由于第一开口底部的鳍部内具有氮离子，因此，所述第一界面层的部分材料为氮氧化硅，而第二界面层的材料为氧化硅；相比第二界面层，所述第一界面层的介电常数更大；由于介电常数与电性厚度成反比，因此，所述第一界面层的电性厚度更小，从而可以进一步减小所述第一阈值电压，进而获得具有不同阈值电压的半导体器件。