[发明专利]半导体晶体管元件及其制作方法

说明书

本发明公开一种半导体晶体管元件及其制作方法。该半导体晶体管元件，包含一半导体基底，具有一主动区域及围绕主动区域的沟槽绝缘区域、一栅极氧化层、一栅极、一间隙壁，设于栅极侧壁上、一掺杂区，设于主动区域内位于栅极一侧、一绝缘盖层，覆盖栅极、间隙壁及掺杂区、一重布接触层，位于绝缘盖层上。重布接触层由主动区域延伸至沟槽绝缘区域上。一接触插塞，设于沟槽绝缘区域上，经由重布接触层电连接至栅极或掺杂区。

技术领域

本发明涉及一种半导体晶体管元件及其制作方法，特别是涉及一种具有重布接触层的半导体晶体管元件及其制作方法。

背景技术

半导体技术的发展趋势是建构具有更密集或更快速的半导体元件的集成电路，此趋势使得元件及电路特征结构持续的缩小。为使集成电路上的密集半导体元件构成不同的功能性电路，各半导体元件彼此间即需要进行连结。

在集成电路的制造过程中，会形成各种接触结构或内连结构。例如，静态随机存取存储器(SRAM)通常需要区域内连(local interconnect)以提高其密度。静态随机存取存储器利用区域内连电连接其存储器存储区与其存储器控制区及接触插塞，以控制其晶体管。

然而，随着半导体元件的尺寸持续微小化，如何精准的在晶体管的栅极上或漏极/源极区域上形成更小的接触洞及接触插塞结构，并且尽量降低接触电阻，已经是目前业界面临的课题及挑战。

发明内容

本发明的主要目的在于提供一种改良的半导体晶体管元件及其制作方法，以解决上述先前技术的不足与缺点。

根据本发明一实施例，提供一种半导体晶体管元件，包含一半导体基底，其上具有一主动区域及围绕该主动区域的一沟槽绝缘区域；一栅极氧化层，设于该主动区域上；一栅极，设于该栅极氧化层上；一间隙壁，设于该栅极的一侧壁上；一源极掺杂区，设于该主动区域内并位于该栅极的一侧；一漏极掺杂区，设于该主动区域内并位于该栅极的另一侧；一绝缘盖层，覆盖该栅极、该间隙壁、该源极掺杂区与该漏极掺杂区；一重布接触层(redistributed contact layer)，位于该绝缘盖层上，其中该重布接触层由该主动区域延伸至该沟槽绝缘区域上方；以及一接触插塞，设于该沟槽绝缘区域上方的该重布接触层上，并经由该重布接触层电连接至该栅极、该源极掺杂区及该漏极掺杂区的至少之一者。

本发明另一实施例提供一种制作半导体晶体管元件的方法。首先提供一半导体基底，其上具有一主动区域及围绕该主动区域的一沟槽绝缘区域。接着，于该主动区域上形成一栅极氧化层，于该栅极氧化层上形成一栅极，再于该栅极侧壁上形成一间隙壁。接着于该栅极一侧的该主动区域内形成一掺杂区，于该栅极、该间隙壁、该掺杂区上沉积一绝缘盖层，再于该绝缘盖层上形成一开口，其中该开口位于该栅极或该掺杂区上方。接着于该绝缘盖层上形成一重布接触层，其中该重布接触层填入该开口，由该主动区域延伸至该沟槽绝缘区域上方。再于该绝缘盖层与该重布接触层上形成一层间介电层。接着于该层间介电层中形成一接触插塞，其中该接触插塞直接接触该重布接触层。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举较佳实施方式，并配合所附附图，作详细说明如下。然而如下的较佳实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。

附图说明

图1至图6为依据本发明实施例所绘示的制作半导体晶体管元件的方法的剖面示意图；

图7为依据本发明另一实施例所绘示的半导体晶体管元件的剖面示意图；

图8为依据本发明另一实施例所绘示的半导体晶体管元件的剖面示意图；

图9为依据本发明另一实施例所绘示的半导体晶体管元件的剖面示意图。

主要元件符号说明

100 半导体基底

102 沟槽绝缘区域