[发明专利]一种半导体器件的制造方法

说明书

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。包括：提供半导体衬底，在半导体衬底上形成有目标材料层；在目标材料层上形成通过开口相互隔离的若干个条状的核图案，以及在核图案的侧壁上形成间隙壁；形成覆盖述间隙壁、核图案和目标材料层的牺牲层，牺牲层的顶面高于间隙壁的顶面；依次循环执行第一回蚀刻步骤和第二回蚀刻步骤若干次，其中，第一回蚀刻步骤蚀刻去除部分牺牲层，第二回蚀刻步骤蚀刻去除部分间隙壁；去除剩余的牺牲层和剩余的核图案；以剩余的间隙壁为掩膜，蚀刻目标材料层，以形成位于目标材料层中的若干沟槽。根据本发明的方法，避免了间隙壁倒塌问题的出现，提高了器件的良率和性能。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

对于高容量的半导体存储装置需求的日益增加，这些半导体存储装置的集成密度受到人们的关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，例如通过减小晶片尺寸和/或改变内结构单元而在单一晶片上形成多个存储单元，对于通过改变单元结构增加集成密度的方法来说，已经进行尝试沟通过改变有源区的平面布置或改变单元布局来减小单元面积。

NAND闪存是一种比硬盘驱动器更好的存储方案，由于NAND闪存以页为单位读写数据，所以适合于存储连续的数据，如图片、音频或其他文件数据；同时因其成本低、容量大且写入速度快、擦除时间短的优点在移动通讯装置及便携式多媒体装置的存储领域得到广泛的应用。

在制备NAND闪存过程中，间隔物图案化技术(Spacer patterning technology，SPT)以及自对准双图案技术(self aligned double patterning，SaDPT)均可以用来制备纳米尺度的晶体管(例如，MOSFET)。

SADP技术的主要原理是：首先在预先形成的核(core)图案两侧形成间隙壁(spacer)，然后去除核图案以形成间隙壁，并通过蚀刻工艺将间隙壁的图案转移到目标材料层上，从而使单位面积内可形成的图案数量翻倍，即图案之间的最小间距(pitch)可减小至CD的二分之一。为了在制备过程中实现NAND闪存的高集成密度，图案膜叠层是图案转移以及传递线宽均匀度(Critical Dimension Uniformity，CDU)的关键。然而，在采用SADP技术的24nm及以下节点NAND闪存的后端制程(BEOL)中，形成的间隙壁很容易出现倒塌的问题，进而使得在目标材料层上形成的图案失真(例如，金属线图案)，从而影响半导体器件的性能和良率。

因此，为解决上述技术问题，有必要提出一种新的半导体器件的制造方法。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明一方面提供一种半导体器件的制造方法，所述方法包括：

提供半导体衬底，在所述半导体衬底上形成有目标材料层；

在所述目标材料层上形成通过开口相互隔离的若干个条状的核图案，以及在所述核图案的侧壁上形成间隙壁；

形成覆盖所述间隙壁、所述核图案和所述目标材料层的牺牲层，所述牺牲层的顶面高于所述间隙壁的顶面；

依次循环执行第一回蚀刻步骤和第二回蚀刻步骤若干次，其中，

所述第一回蚀刻步骤蚀刻去除部分所述牺牲层，使剩余的所述牺牲层的顶面高于所述目标材料层的顶面低于所述间隙壁的顶面，

第二回蚀刻步骤蚀刻去除部分所述间隙壁，使剩余的所述间隙壁的顶面高于所述目标材料层的顶面低于剩余的所述牺牲层的顶面；

去除剩余的所述牺牲层和剩余的所述核图案；