[发明专利]碳化硅MOSFET器件及其制作方法

说明书

本发明提供一种碳化硅MOSFET器件及其制作方法，器件包括漏极金属、N+衬底、N‑漂移区；N‑漂移区的内部设有凹槽，制作方法包括步骤：在外延片上刻蚀出凹槽，该凹槽和光刻对准标记同时形成；N‑外延上淀积多晶硅并刻蚀形成离子注入阻挡层图形；以多晶硅为掩膜铝离子注入形成P型基区；淀积二氧化硅并反刻形成侧墙，利用自对准工艺氮离子注入形成N+源区；去掉多晶硅和二氧化硅，再淀积一层多晶硅并形成离子注入阻挡层图形；铝离子注入形成P+接触区域；除去多晶硅，进行离子注入激活退火和栅氧氧化；本发明既实现了沟道自对准工艺，又将P+接触区做深，有效抑制了寄生BJT晶体管的开启，一定程度上提高了碳化硅MOSFET器件的抗UIS失效能力。

技术领域

本发明属于功率半导体技术领域，具体是一种涉及沟道自对准工艺的碳化硅MOSFET器件器件及其制作方法。

背景技术

碳化硅(Silicon Carbide)材料作为第三代宽禁带半导体材料的代表之一，具有禁带宽度大、临界击穿电场高、热导率高和电子饱和漂移速度高等特点，使其在大功率、高温及高频电力电子领域具有广阔的应用前景。

碳化硅MOSFET导通电阻低、开关损耗小更适用于高频工作状态，此外在高温区也有优良的电气特性，逐渐成为新一代主流的低损耗功率器件。

减小器件的沟道长度可以很好的提高碳化硅MOSFET器件的电流控制能力。光刻过程中的环境和人为因素对于形成比较短的沟道时的影响比较大，因此沟道长度在0.5μm以下时一般采用沟道自对准工艺。之前普遍使用的自对准工艺主要是在注入N+源区之前，使用金属作为P+接触区域的掩膜。该金属掩膜可能会在高温离子注入的时候对器件或离子注入机产生一定程度上的污染，这是我们不希望看到的。

UIS测试过程中，将会在MOSFET的漏源端产生大的电压和电流，若雪崩电流在寄生三极管的基极电阻上产生足够大的压降，将会使寄生晶体管开启，对电流进一步放大，最终造成器件的热烧毁。因此提高器件的雪崩耐量的有效方法就是抑制寄生BJT的开启，常用的方法就是减小基区电阻或改变电流路径。

发明内容

本发明的目的是是针对上述问题，提出一种碳化硅MOSFET器件及其制作方法。该制造方法既实现了沟道自对准工艺，又将P+区域做深有效抑制了寄生BJT晶体管的开启，一定程度上提高了碳化硅MOSFET器件的抗UIS失效能力。

为达到上述目的，本发明采用下述技术方案：

一种碳化硅MOSFET器件，包括漏极金属、漏极金属上方的N+衬底、N+衬底上方的N-漂移区；所述N-漂移区的内部上方中间设有凹槽，凹槽左侧为第一P型基区8，右侧为第二P型基区；所述第一P型基区内部上方设有第一N+源区；所述第二P型基区内部上方具有第二N+源区，所述第一N+源区和凹槽之间是第一P+欧姆接触区；所述第二N+源区和凹槽之间是第二P+欧姆接触区；所述凹槽下方是第三P+欧姆接触区；所述第一栅介质从N-漂移区的左端上表面向右延伸至第一N+源区的左上表面；所述第二栅介质从第二N+源区的右上表面向右延伸至N-漂移区的右端上表面；所述第一多晶硅栅位于第一栅介质上表面；所述第一层间绝缘介质覆盖第一多晶硅栅的上方、以及第一多晶硅栅和第一栅介质的右侧；所述第二多晶硅栅位于第二栅介质上表面；所述第二层间绝缘介质覆盖第二多晶硅栅和第二栅介质的左侧、以及第二多晶硅栅的上方，第一层间绝缘介质的上表面和右侧、第一N+源区的右上表面、第一P+欧姆接触区的上表面、凹槽的内部、第二P+欧姆接触区的上表面、第二N+源区的左上表面以及第二层间绝缘介质的左侧和上表面均设有源金属，第一P型基区左端和第一N+源区左端之间的间隙为器件第一沟道；第二P型基区右端和第二N+源区右端之间的间隙为器件第二沟道。

通过增加凹槽使P+做深，有效抑制了寄生BJT晶体管的开启，一定程度上提高了碳化硅MOSFET器件的抗UIS失效能力。

作为优选方式，所述第一栅介质、第二栅介质、第一层间绝缘介质、第二层间绝缘介质均为SiO₂。