[发明专利]一种基于并行多通道结构的eMMC控制器

权利要求书

1.一种基于并行多通道结构的eMMC控制器，其特征在于，包括ahb总线配置寄存器模块 ahb_rgf、至少2个ahb总线数据传输模块ahb_mst以及与ahb_mst数量相等的单通道控制模 块Channel；

所述ahb_rgf通过系统总线Systembus与驱动软件Software相连接，CPU将Software中 对eMMC控制器的操作通过ahb_rgf对通道传输模式、传输命令、传输单位、传输量进行配置；

所述每个ahb_mst通过系统总线Systembus与存储器memory相连接，ahb_mst负责完成 eMMC控制器内部与系统总线Systembus之间数据的读和写操作；

所述每个Channel的一端与ahb_rgf以及相对应的ahb_mst连接、另一端与相对应的外 部eMMC器件连接，所述eMMC器件与Channel的数量相等，Channel负责完成命令信息、数据信 息的协议格式的封装与拆解，完成eMMC控制器与eMMC器件之间的命令和数据交互。

2.根据权利要求1所述的eMMC控制器，其特征在于，所述ahb_mst、Channel和eMMC器件 均为4个，ahb_mst包括ahb_mst0、ahb_mst1、ahb_mst2和ahb_mst3，Channel包括 Channel0、Channel1、Channel2和Channel3，eMMC器件包括eMMC0、eMMC1、eMMC2和 eMMC3；ahb_rgf的一端连接于Systembus上、另一端与Channel0、Channel1、Channel2 和Channel3的一端分别连接，Channel0、Channel1、Channel2和Channel3的一端还分 别与ahb_mst0、ahb_mst1、ahb_mst2和ahb_mst3的一端对应连接，ahb_mst0、ahb_mst 1、ahb_mst2和ahb_mst3的另一端分别连接于Systembus上，Channel0、Channel1、 Channel2和Channel3的另一端分别与eMMC0、eMMC1、eMMC2和eMMC3对应连接。

3.根据权利要求2所述的eMMC控制器，其特征在于，当操作模式为单通道传输时，eMMC 控制器内逻辑地址0与eMMC器件物理存储地址0相对应，eMMC控制器内逻辑地址1与eMMC器 件物理存储地址1相对应，eMMC控制器内逻辑地址2与eMMC器件物理存储地址2相对应，eMMC 控制器内逻辑地址3与eMMC器件物理存储地址3相对应；假设四个通道同时使能，且每个通 道挂接4个eMMC器件，则四个通道分别对应P0、P1、P2、P3四个区，所述P0区包括eMMC0_0、 eMMC0_1、eMMC0_2和eMMC0_3，P1区包括eMMC1_0、eMMC1_1、eMMC1_2和eMMC1_3，P2区 包括eMMC2_0、eMMC2_1、eMMC2_2和eMMC2_3，P3区包括eMMC3_0、eMMC3_1、eMMC3_2和 eMMC3_3，按照顺序累加的方式完成存储容量的扩展。

4.根据权利要求2所述的eMMC控制器，其特征在于，当操作模式为多通道传输时，eMMC 控制器内逻辑地址0与eMMC器件0_0物理存储地址0相对应，eMMC控制器内逻辑地址1与eMMC 器件1_0物理存储地址0相对应，eMMC控制器内逻辑地址2与eMMC器件2_0物理存储地址0相 对应，eMMC控制器内逻辑地址3与eMMC器件3_0物理存储地址0相对应；假设四个通道同时使 能，且每个通道挂接4个eMMC器件，则四个通道分别对应P0、P1、P2、P3四个区，所述P0区包括 eMMC0_0、eMMC1_0、eMMC2_0和eMMC3_0，P1区包括eMMC0_1、eMMC1_1、eMMC2_1和eMMC 3_1，P2区包括eMMC0_2、eMMC1_2、eMMC2_2和eMMC3_2，P3区包括eMMC0_3、eMMC1_3、 eMMC2_3和eMMC3_3，按照通道数量×4的方式完成存储容量的扩展。