[发明专利]静电放电保护装置、存储器元件及静电放电保护方法

说明书

本发明公开了一种静电放电保护装置、存储器元件及静电放电保护方法。此静电放电保护装置包括：半导体基材、第一栅极结构、第一掺杂区、第二掺杂区以及第三掺杂区。半导体基材包括一个具有第一电性的掺杂阱区，且其一端接地。第一栅极结构，位于掺杂阱区之上。第一掺杂区具有第二电性位于掺杂阱区之中，邻接第一栅极结构，且与焊垫电性连接。第二掺杂区具有该第二电性，位于掺杂阱区之中，且邻接第一栅极结构。第三掺杂区具有第一电性，位于掺杂阱区之中，且与第二掺杂区形成P/N结。其中，第二掺杂区和第三掺杂区分别具有大于掺杂阱区的掺杂浓度。

技术领域

本发明是有关于一种半导体集成电路及其应用。特别是有关于一种静电放电(electrostatic discharge，ESD)保护装置、具有该静电放电保护装置的存储器元件及静电放电保护方法。

背景技术

静电放电是一种在不同物体之间所生的静电电荷累积和转移现象。会在非常短暂的时间，通常只有几个纳秒，产生非常高能量的高密度的电流，一旦流过半导体装置，通常会损坏半导体装置。故当通过机械、人体在半导体装置中产生静电电荷时，必须提供静电放电防护装置与放电路径以避免半导体装置受到损坏。

以被广泛使用在集成电路的输入/输出(Input/Output，I/O)垫与内部电路之间的静电放电保护构造为例，其是采用多个金属-氧化物-半导体(Metal-Oxide-Semiconductor，MOS)晶体管，利用其在集成电路中所内建的寄生双载子晶体管电路来保护内部电路免于被由输入/输出垫所导入的静电放电电流所毁损。为提供金属-氧化物-半导体晶体管较大的静电放电保护耐受性，同时减少集成电路的布局(layout)尺寸，金属-氧化物-半导体晶体管一般会采用指状(finger)结构的设计。

然而，由于个别指状结构的金属-氧化物-半导体晶体管和输入/输出垫之间存在位置(距离)的差异，当静电放电电流发生时，指状结构的金属-氧化物-半导体不容易被一致地开启，使得静电放电电流仅集中由少部分的指状结构的金属-氧化物-半导体进行放电，而使这些金属-氧化物-半导体因不堪负载而烧毁。因此，如何兼顾静电放电保护装置的布局尺寸并增强金属-氧化物-半导体被开启的一致性，已成为业界及待解决的课题。

因此，有需要提供一种先进的静电放电保护装置及其应用，以改善已知技术所面临的问题。

发明内容

根据本发明的一实施例提供一种静电放电保护装置包括：半导体基材、第一栅极结构、第一掺杂区、第二掺杂区以及第三掺杂区。半导体基材包括一个具有第一电性的掺杂阱区，且其一端接地。第一栅极结构位于掺杂阱区之上。第一掺杂区具有第二电性位于掺杂阱区之中，邻接第一栅极结构，且与一个焊垫电性连接。第二掺杂区具有第二电性，位于掺杂阱区之中，且邻接第一栅极结构。第三掺杂区具有第一电性，位于掺杂阱区之中，且与第二掺杂区形成P/N结。其中，第二掺杂区和第三掺杂区分别具有实质大于掺杂阱区的掺杂浓度。

根据本发明的另一实施例提供一种存储器元件，此存储器元件包含上述静电放电保护装置以及一个存储单元阵列，此存储单元阵列与静电放电保护装置的焊垫电性连接。

根据本发明的又一实施例提供一种静电放电保护方法，包含下述步骤：首先提供一个静电放电保护装置与一个内部电路(internal circuit)与静电放电保护装置电性连接，此静电放电保护装置包括：半导体基材、第一栅极结构、第一掺杂区、第二掺杂区以及第三掺杂区。半导体基材包括一个具有第一电性的掺杂阱区，且其一端接地。第一栅极结构位于掺杂阱区之上。第一掺杂区具有第二电性，位于掺杂阱区之中，邻接第一栅极结构，且与焊垫电性连接。第二掺杂区具有第二电性，位于掺杂阱区之中，且邻接第一栅极结构。第三掺杂区具有第一电性，位于掺杂阱区之中，且与第二掺杂区形成P/N结。其中，第二掺杂区和第三掺杂区分别具有实质大于掺杂阱区的掺杂浓度。当静电放电应力(ESD stress)施加于焊垫时，利用静电放电保护装置将静电放电电流通过半导体基材导入地面。