[发明专利]半导体存储器件及其制造方法有效
| 申请号: | 201610192683.4 | 申请日: | 2016-03-30 |
| 公开(公告)号: | CN107293545B | 公开(公告)日: | 2020-04-07 |
| 发明(设计)人: | 李冠华;杨海玩;仇圣棻 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司 |
| 主分类号: | H01L27/11517 | 分类号: | H01L27/11517;H01L21/762 |
| 代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 吴敏 |
| 地址: | 201203 *** | 国省代码: | 上海;31 |
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| 摘要: | |||
| 搜索关键词: | 半导体 存储 器件 及其 制造 方法 | ||
1.一种半导体存储器件的制造方法,其特征在于,包括:
提供基底,在所述基底上形成堆叠层,所述堆叠层包括依次位于基底上的隧穿介质层和浮栅层;
刻蚀所述堆叠层和基底,形成多个平行的间隔排列的堆叠结构,所述堆叠结构之间的间隔形成多个平行的第一沟槽,所述第一沟槽的底部暴露出基底、侧壁暴露出基底、隧穿介质层和浮栅层;
在所述第一沟槽的内壁依次堆叠形成第一衬垫层和第一介质层,所述第一沟槽内的第一衬垫层的高度介于所述浮栅层与隧穿介质层之间,所述第一沟槽内的第一介质层的高度低于所述隧穿介质层,为此形成第二沟槽,所述第二沟槽的底部暴露出第一介质层、侧壁暴露出第一衬垫层和浮栅层;
在所述第二沟槽内形成牺牲层,所述牺牲层的高度介于所述浮栅层与隧穿介质层之间,为此形成第三沟槽,所述第三沟槽的底部暴露出所述牺牲层、侧壁暴露出所述浮栅层;
在所述浮栅层上、所述第三沟槽的侧壁及其底部形成第二介质层,在所述第二介质层上形成控制栅层,以填充满所述第三沟槽;
刻蚀所述控制栅层、第二介质层和浮栅层,形成多个平行的第四沟槽,每个第四沟槽的延伸方向与第一沟槽的延伸方向垂直,所述第四沟槽的底部暴露出所述牺牲层的表面;
沿着所述第四沟槽去除所述牺牲层,包括:
在所述第四沟槽的侧壁和底部依次形成第三衬垫层和第四衬垫层;
去除所述第四沟槽底部的第三衬垫层和第四衬垫层,暴露出所述牺牲层的表面;
去除所述牺牲层。
2.如权利要求1所述的制造方法,其特征在于,形成所述第二沟槽的方法包括:
在所述第一沟槽的内壁形成第一衬垫层,在所述第一衬垫层上形成第一介质层,以填充所述第一沟槽;
平坦化所述第一衬垫层和第一介质层,并进行退火工艺;
采用干法刻蚀工艺刻蚀所述第一衬垫层和第一介质层,使所述第一沟槽内的第一衬垫层和第一介质层的高度介于所述浮栅层与隧穿介质层之间,暴露出所述浮栅层的表面;
采用具有第一蚀刻选择性的湿法刻蚀工艺刻蚀所述第一介质层,使所述第一沟槽内的第一介质层的高度低于所述隧穿介质层,所述第一蚀刻选择性为刻蚀所述第一介质层的速率高于所述第一衬垫层。
3.如权利要求1所述的制造方法,其特征在于,形成所述第一衬垫层的材料包括氧化硅;形成所述第一衬垫层的工艺包括高温热氧化工艺;形成所述第一衬垫层的厚度范围为50埃至150埃。
4.如权利要求1所述的制造方法,其特征在于,形成所述第一介质层的材料包括氧化硅;形成所述第一介质层的工艺包括流体化学气相沉积工艺或者旋涂工艺。
5.如权利要求1所述的制造方法,其特征在于,形成所述第三沟槽的方法包括:
在所述浮栅层上、第二沟槽的侧壁及底部形成第二衬垫层;
在所述第二衬垫层上形成牺牲层,以填充满所述第二沟槽;
平坦化所述牺牲层;
去除所述牺牲层的一部分,使牺牲层的高度介于浮栅层与隧穿氧化层之间,为此形成第三沟槽,所述第三沟槽的侧壁暴露出所述第二衬垫层的一部分;
去除所述浮栅层上、以及所述第三沟槽的侧壁暴露出的第二衬垫层,以暴露出所述浮栅层的表面。
6.如权利要求5所述的制造方法,其特征在于,形成所述第二衬垫层的材料包括氧化硅;形成所述第二衬垫层的工艺包括高温热氧化工艺;形成所述第二衬垫层的厚度范围为30埃至80埃。
7.如权利要求5所述的制造方法,其特征在于,去除所述牺牲层的一部分,使牺牲层的高度介于浮栅层与隧穿氧化层之间的方法包括采用具有第二蚀刻选择性的干法刻蚀或具有第二蚀刻选择性的湿法刻蚀工艺刻蚀所述牺牲层,所述第二蚀刻选择性为刻蚀牺牲层的速率高于刻蚀第二衬垫层的速率。
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