[发明专利]缓存性能的评估方法及装置

说明书

技术领域

本发明涉及集成电路设计技术领域，具体涉及一种缓存性能的评估方法及装置。

背景技术

嵌入式片上系统(System On Chip，SOC)中，一般采用EEPROM或Flash等非挥发性存储器(Non-Volatile memory，NVM)作为存储指令的存储器。微处理器(MCU)通过读取NVM存储器中的指令并执行，完成系统设计的功能。

通常情况下，MCU执行的速度比NVM的读取速度快得多，导致MCU经常处于读取指令的等待状态，这使得读取指令的速度成为片上系统、尤其是高性能片上存储系统的瓶颈。

解决这一技术问题的主流方案是采用指令缓存(Instruction Cache，简称Cache)。通过在Cache内存储MCU频繁访问的数据及这些数据的存储地址，当MCU引用NVM中的某地址时，Cache便先检查是否存有该地址。若存有该地址，则将对应的指令返回MCU，否则MCU从NVM中获取对应的指令。

由于Cache的读取速度比NVM快得多，因此，当访问的数据在Cache中找到，即命中时，MCU可以直接从Cache中读取对应的数据，而无需访问速度较慢的NVM。如果Cache的命中率足够高，MCU近似于直接从RAM中读取指令，因而整体读取速度可以大大提高。

在实际应用中，嵌入式SOC的应用需求多种多样，如何根据特定的应用需求，选择最合适的Cache结构和参数，是嵌入式SOC设计者面临的一个很大挑战。为此，在嵌入式SOC的Cache设计中，通常需要评估不同的结构和参数对最终Cache性能的影响。

目前，对所设计的Cache进行性能评估时，通常采用Cache的命中率来评估Cache的性能。然而，Cache的命中率并不能真实地反映Cache的真实性能， 导致根据评估结果所确定的配置参数非最优配置参数，也就是说，现有缓存性能评估方法对所设计的Cache性能评估的准确性较低。

发明内容

本发明解决的技术问题是如何提高Cache性能评估的准确性。

为解决上述技术问题，本发明实施例提供一种缓存性能的评估方法，包括：获取n个待访问数据的存储地址，n为自然数；调整待评估的缓存的各配置参数，模拟所述待评估的缓存访问各所述待访问数据，分别获得访问各所述待访问数据时，所述各配置参数在不同数值下对应的平均访存时间；将所述各配置参数在不同数值下对应的平均访存时间作为评估结果并输出。

可选地，所述模拟所述待评估的缓存访问各所述待访问数据，包括：采用如下步骤对所述待评估的缓存访问其中任一所述待访问数据进行模拟，直至所述待评估的缓存访问n个所述待访问数据：当获取到所述待评估的缓存的配置参数时，对所述存储地址进行划分，获得所述存储地址对应的缓存块的地址信息；根据所述存储地址对应的缓存块的地址信息，搜索第一存储区，所述第一存储区适于存储存储地址的标识信息以及对应的使用频度信息，所述第一存储区所存储的存储地址的使用频度均大于预设频度；根据搜索结果判断所述存储地址在所述第一存储区中是否命中；根据所述存储地址在所述第一存储区中是否命中的判断结果，获取相应的数据并返回。

可选地，所述根据所述存储地址在所述第一存储区中是否命中的判断结果，获取相应的数据并返回，包括：当所述存储地址在所述第一存储区中命中时，更新所述第一存储区中存储的信息，以及从第二存储区中读取对应数据并返回，其中，所述第二存储区适于存储与所述第一存储区所存储的存储地址对应的数据。

可选地，所述根据所述存储地址在所述第一存储区中是否命中的判断结果，获取相应的数据并返回，包括：当所述存储地址在所述第一存储区中未命中时，根据所述缓存块的地址信息搜索第三存储区中存储的信息，所述第三存储区适于存储预取的数据及对应的缓存块的地址信息；根据搜索结果判断所述存储地址在所述第三存储区中是否命中；根据所述存储地址在所述第 三存储区中是否命中的判断结果，获取相应的数据并返回。

可选地，所述根据所述存储地址在所述第三存储区中是否命中的判断结果，获取相应的数据并返回，包括：当所述存储地址在所述第三存储区中命中时，更新所述第一存储区及第二存储区中存储的信息，从所述第三存储区中读取对应的数据并返回；按照预设顺序从NVM中进行数据预取，并将预取到的数据存储在所述第三存储区中；当所述存储地址在所述第三存储区中未命中时，从所述NVM中读取对应的数据并返回，以及更新所述第三存储区中存储的信息。