[发明专利]一种多目标的高速debug电路

权利要求书

1.一种多目标的高速debug电路，其特征在于：包括一多核CPU系统、复数个时间信息单元、一时间信息控制单元、复数个debug信息采集单元、复数个ATB协议转化单元、一ATB混合单元、一接口控制单元、配置总线以及一jtag协议解析单元；

所述多核CPU系统包括复数个CPU和一cache电路，每个CPU和cache电路均分别连接一所述时间信息单元和一debug信息采集单元；所述时间信息控制单元分别连接复数个时间信息单元、ATB混合单元和接口控制单元；

所述复数个debug信息采集单元均对应连接一ATB协议转化单元，所述复数个ATB协议转化单元均通过所述ATB混合单元和接口控制单元依次连接至芯片的可观测IO；所述jtag协议解析单元通过所述配置总线分别连接所述复数个时间信息单元、所述复数个debug信息采集单元、所述ATB混合单元以及所述接口控制单元；

所述高速debug电路的工作流程如下:

(1)、电路上电并进入debug模式后，所述jtag协议解析单元控制所述配置总线将所有的所述时间信息单元和所述时间信息控制单元进行初始化；设置CPU的优先级，同时设置所述接口控制单元的输出优先级，设置多核CPU之间的优先级断点；配置debug信息采集单元；

(2)、当CPU开始工作后，每个CPU一旦出现程序指针变化，或者读写操作，对应的debug信息采集单元就会采集一次该CPU的debug信息，包括运行指针，运行程序内容，读取和写入数据的值，并和时间信息产生单元送来的时间信息值一起送往debug信息采集单元，同时，所述cache电路的每次内部数据变化也会将对应的地址和新的数据送往对应的debug信息采集单元；

(3)、所述时间信息单元会产生时间信息送往CPU，同时会将CPU每个动作的时间信息送往时间信息控制单元，实现以下功能:

A)产生时间信息给CPU，让每个CPU行为产生debug信息数据时带上时间信息，以保证在最后输出还原debug信息时能得到多核CPU之间每个指令执行的先后顺序信息；

B)在设置多核CPU之间的先后执行的优先级断点debug约束时，让有先后执行约束的CPU中后执行的CPU等待前面执行的CPU完成指令后再开始后续指令的执行；具体为：

在没有收到时间信息控制单元送来的先执行CPU指令完成标志前，后执行的CPU已经完成指令执行，则会停止指令运行去等待标志信息，直到先执行CPU指令完成后，所述时间信息单元将先执行指令的CPU完成指令的标志送往所述时间信息控制单元，所述时间信息控制单元再将标志分发到后执行的那些CPU中，让其开始执行后续指令；

C)在debug信息数据过大想节省debug数据带宽，或者用户不希望导出某些debug源的信息时，通过所述时间信息控制单元控制所述ATB混合单元对相应的通道不进行ATB混合操作，从而实现屏蔽某个debug源数据，同时也能设置屏蔽的时间段，所述ATB混合单元会根据所述时间信息单元的时间信息来判断屏蔽通道对应的时间信息是否在设置时间段内来决定是否评估该通道；

(4)、所述debug信息采集单元收到所有debug信息后，根据配置将信息打包送往所述ATB协议转换单元转为ATB协议数据；数据打包时将时间信息、运行指针、运行程序、读数据、写数据等信息根据配置进行打包，如果配置某些数据不打包则将这些数据不做打包处理，以实现根据用户需求进行数据保密保护和节省debug数据带宽的目标；

(5)、复数个ATB协议转换单元再送往所述ATB混合单元进行混合，在混合时会根据时间信息控制单元设置的关闭通道和关闭通道时间段来将屏蔽通道ATB信息不混合入最终的debug数据流中；

(6)、debug数据流根据时间信息控制单元的控制进行输出，时间信息控制单元通过配置来控制输出的时间段，以根据用户需求在关键指令或者程序段执行时进行关键信息保护。

2.根据权利要求1所述的一种多目标的高速debug电路，其特征在于：所述多核CPU系统、复数个时间信息单元、时间信息控制单元、复数个debug信息采集单元、ATB协议转化单元、ATB混合单元、接口控制单元、配置总线以及协议解析单元均设置于芯片的内部；

所述芯片的外部还设置有一ATB解混合单元和复数个ATB协议解析单元，所述芯片的可观测IO通过该ATB解混合单元分别连接至复数个ATB协议解析单元，该复数个ATB协议解析单元均连接至电脑。

3.根据权利要求1所述的一种多目标的高速debug电路，其特征在于：还包括其他模块，所述其他模块为gpu或video_decoder，该其他模块依次通过一时间信息单元、一debug信息采集单元连接至ATB协议转化单元。