[发明专利]封装基板的线路制作方法

说明书

技术领域

本发明涉及一种封装基板的线路制作方法，特别是涉及一种制造封装基板的导电特征的方法。

背景技术

借由积体电路的工艺技术演进，积体电路内关于布线密度、传输速率以及防止信号干扰等，可提升整体积体电路效能的相关需求也随之提高。其中，制造完成的积体电路必须通过后段工艺(back end of line，BEOL)以及封装等工艺，将积体电路与实际应用的电子元件间，做电性连接。然而，随着微缩工艺的进步，使得积体电路的体积不断缩减，其中较高阶的封装工艺所制成的封装体多半需应用积体电路载板(IC carrier)中介于积体电路与印刷电路板之间。概括来说，积体电路载板通过内部线路连接积体电路与印刷电路板，用以沟通积体电路与印刷电路板间的信号，并同时赋予保护电路与散热等功能。由于来自积体电路与印刷电路板的信号需通过积体电路载板传递，因此，积体电路载板传递信号的品质，也对于积体电路整体的效能表现有实质的影响。

目前，市面上常见连接积体电路与积体电路载板的方法大致上可分为覆晶(flip chip，FC)技术以及打线(wire bounded，WB)技术两种。然而，无论是采用前述何种积体电路载板，肇因于制造方法的限制，多数积体电路载板于制造内部线路时，载板上各区域的残铜率差异极大，使得所制造的作为内部线路的导电特征的高度或厚度的均匀性较差，进而影响后续信号的传递。甚或，匹配各区域的阻抗(impedance)以消除杂讯的方法，也因较差的厚度均匀性而无法解决。由此可见，上述现有的架构，显然仍存在不便与缺陷，而有待加以进一步改进。为了解决上述问题，相关领域莫不费尽心思来谋求解决 之道，但长久以来一直未见适用的方式被发展完成。因此，如何能有效解决上述问题，实属当前重要研发课题之一，也成为当前相关领域亟需改进的目标。

发明内容

本发明的目的在于提供一种封装基板的线路制作方法，其利用化学机械研磨工艺对封装基板进行平坦化工艺，使得封装基板的光阻层与导电材料受到差异蚀刻，让封装基板的线路的厚度可通过工艺过程中蚀刻较慢的光阻层的厚度来定义，以形成厚度较为均匀的封装基板的线路。

本发明提供一种封装基板的线路制作方法，其包含在基底上形成光阻层，光阻层具有至少一个线路槽；形成导电材料，并填满线路槽；进行平坦化工艺，以移除部分的光阻层以及导电材料露出于线路槽外的部分；移除光阻层；以及进行快速蚀刻(flash etching)工艺，以蚀刻导电材料的表面。

在本发明一个或多个实施方式中，上述的封装基板的线路制作方法可还包含在基底上形成第一晶种层，优先于形成光阻层的步骤。

在本发明一个或多个实施方式中，上述的封装基板的线路制作方法可还包含在基底上形成介电层，优先于形成光阻层的步骤。介电层具有至少一个盲孔。介电层位于基底以及光阻层之间，介电层的盲孔与光阻层的至少部分的线路槽相对应。

在本发明一个或多个实施方式中，上述的封装基板的线路制作方法可还包含形成第二晶种层，形成第二晶种层的步骤包含在介电层上与盲孔中形成第二晶种层。

在本发明一个或多个实施方式中，上述的进行快速蚀刻工艺的步骤包含蚀刻第一晶种层或第二晶种层。

在本发明一个或多个实施方式中，上述的第一晶种层或第二晶种层的一部分实质上位于填满线路槽的导电材料以及基底之间。当晶种层除该部分外 的其余者，自基底上被移除后，停止快速蚀刻工艺。

在本发明一个或多个实施方式中，上述的形成晶种层的步骤包含进行无电镀金属工艺。

在本发明一个或多个实施方式中，上述的形成导电材料的步骤包含进行电镀金属工艺或无电镀金属工艺。

在本发明一个或多个实施方式中，上述的进行平坦化工艺的步骤包含进行化学机械研磨(CMP)工艺。

在本发明一个或多个实施方式中，上述的化学机械研磨工艺对导电材料的厚度的蚀刻速度与对光阻层的厚度的蚀刻速度的比值为约15:1至约80:1。

与现有技术相比，本发明具有如下有益效果：本发明的一种封装基板的线路制作方法，其利用化学机械研磨工艺对封装基板进行平坦化工艺，使得封装基板的光阻层与导电材料受到差异蚀刻，让封装基板的线路的厚度可通过工艺过程中蚀刻较慢的光阻层的厚度来定义，以形成厚度较为均匀的封装基板的线路。

附图说明