[发明专利]一种半导体器件及其制造方法、电子装置

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。

背景技术

在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用高k-金属栅工艺。对于具有较小数值的工艺节点的晶体管结构而言，所述高k-金属栅工艺通常为后高k-金属栅极工艺，其典型的实施过程包括：首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上的牺牲栅极介电层和牺牲栅极材料层构成；然后，在所述伪栅极结构的两侧形成栅极间隙壁结构，在半导体衬底上形成层间介电层并实施化学机械研磨直至露出伪栅极结构的顶部，之后去除所述伪栅极结构，在所述栅极间隙壁结构之间留下一沟槽；接着，在所述沟槽内依次沉积界面层、高k介电层、覆盖层、功函数金属层(workfunction metal layer)、阻挡层(barrier layer)和浸润层(wetting layer)；最后进行金属栅(通常为铝)的填充。

在去除牺牲栅极介电层时，层间介电层和栅极间隙壁结构会受到不同程度的损伤，形成凹孔等缺陷，后续沉积高k-金属栅极时在形成所述缺陷的位置形成残留，造成器件良率的下降。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有伪栅极结构，在所述伪栅极结构的两侧形成有侧壁结构；在所述半导体衬底上形成层间介电层，覆盖所述伪栅极结构和所述侧壁结构；对所述层间介电层 实施等离子体预处理，以改善所述层间介电层的表面状况和机械强度；去除所述伪栅极结构，在形成的沟槽中形成高k-金属栅极结构。

在一个示例中，所述伪栅极结构包括自下而上层叠的牺牲栅介电层和牺牲栅电极层。

在一个示例中，形成所述层间介电层之后，还包括执行化学机械研磨直至露出所述伪栅极结构的顶部的步骤。

在一个示例中，形成所述层间介电层之前，还包括在所述半导体衬底上形成接触孔蚀刻停止层，覆盖所述伪栅极结构和所述侧壁结构的步骤。

在一个示例中，所述等离子体预处理的气源包括NF₃、N₂、Cl₂、Br₂、HCl、HBr、He或Ar，NF₃的流量为5sccm-200sccm，Cl₂的流量为5sccm-200sccm。

在一个示例中，通过实施干法蚀刻，依次去除所述牺牲栅电极层和所述牺牲栅介电层。

在一个示例中，去除所述牺牲栅介电层的干法蚀刻为SiCoNi蚀刻，所述SiCoNi蚀刻对所述牺牲栅介电层和所述半导体衬底具有高选择性。

在一个示例中，所述高k-金属栅极结构包括自下而上层叠的界面层、高k介电层、覆盖层、阻挡层、功函数设定金属层、浸润层和金属栅极材料层。

在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。

根据本发明，去除所述伪栅极结构后，不会在所述层间介电层中形成凹坑等缺陷。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1D为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。