[发明专利]半导体器件的制造方法有效

专利信息
申请号: 201610085604.X 申请日: 2016-02-15
公开(公告)号: CN107086253B 公开(公告)日: 2019-02-22
发明(设计)人: 伏广才 申请(专利权)人: 中芯国际集成电路制造(天津)有限公司;中芯国际集成电路制造(上海)有限公司
主分类号: H01L31/18 分类号: H01L31/18;H01L31/107
代理公司: 上海思微知识产权代理事务所(普通合伙) 31237 代理人: 屈蘅;李时云
地址: 300385 天津市西青*** 国省代码: 天津;12
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摘要:
搜索关键词: 半导体器件 制造 方法
【权利要求书】:

1.一种半导体器件的制备方法,其特征在于,包括:

提供半导体衬底,所述半导体衬底正面形成有N型外延层、位于所述N型外延层上的P阱以及位于所述P阱部分表面上的N阱,所述N阱上具有第一插塞以及位于所述第一插塞上的第一焊垫,所述P阱上具有第二插塞以及位于所述第二插塞上的第二焊垫;

在所述半导体衬底正面键合一玻璃基板,并对所述半导体衬底的背面进行减薄,以在所述半导体衬底背面形成P型引出区;

依次刻蚀所述半导体衬底、N型外延层以及P阱,形成第一沟槽和第二沟槽,所述第一沟槽围绕所述N阱,所述第二沟槽暴露所述第二插塞;

在所述第一沟槽中填充第一介质层形成隔离结构,在所述第二沟槽的侧壁和部分底壁中填充第二介质层;

在剩余的所述第二沟槽中填充金属层形成通孔结构。

2.如权利要求1所述的半导体器件的制备方法,其特征在于,还包括:在所述P型引出区上形成第三焊垫,并在所述第三焊垫上键合一信号读出电路,所述信号读出电路包括:具有CMOS控制电路的衬底;位于所述衬底上的层间介质层,所述层间介质层中具有与CMOS控制电路电性连接的第一互连结构,所述第一互连结构包括位于所述层间介质层表面的第一接触电极,所述第三焊垫通过第一接触电极与所述信号读出电路电性连接。

3.如权利要求2所述的半导体器件的制备方法,其特征在于,还包括:在所述第二沟槽上形成第四焊垫,所述层间介质层中具有第二互连电路,所述第二互连电路包括位于所述层间介质层表面的第二接触电极,所述第四焊垫通过所述第二接触电极与所述信号读出电路之间电性连接。

4.如权利要求1所述的半导体器件的制备方法,其特征在于,采用研磨工艺对所述半导体衬底背面进行减薄,减薄后的所述半导体衬底的总厚度为10μm~100μm。

5.如权利要求1所述的半导体器件的制备方法,其特征在于,所述玻璃基板与所述半导体衬底之间具有第三介质层。

6.如权利要求1所述的半导体器件的制备方法,其特征在于,在所述半导体衬底背面形成P型引出区的步骤包括:

对所述半导体衬底背面进行离子注入;

对所述半导体衬底背面进行激光退火工艺。

7.如权利要求6所述的半导体器件的制备方法,其特征在于,对所述半导体衬底背面进行B离子注入,所述B离子注入的浓度为1×1015/cm3~1×1018/cm3

8.如权利要求6所述的半导体器件的制备方法,其特征在于,所述P型引出区的厚度为500nm~2000nm。

9.如权利要求1所述的半导体器件的制备方法,其特征在于,所述N型外延层的厚度为60μm~80μm。

10.如权利要求9所述的半导体器件的制备方法,其特征在于,所述N型外延层的掺杂浓度为1×1012/cm3~1×1014/cm3

11.如权利要求1所述的半导体器件的制备方法,其特征在于,所述第一插塞与所述N阱之间形成有第一接触垫。

12.如权利要求1所述的半导体器件的制备方法,其特征在于,还包括:在所述P阱上形成第三插塞,所述第三插塞位于所述第二插塞背离所述第一插塞的一侧。

13.如权利要求12所述的半导体器件的制备方法,其特征在于,所述第三插塞与所述P阱之间形成有第二接触垫。

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