[发明专利]半导体结构的形成方法

说明书

一种半导体结构的形成方法，包括：形成基底，所述基底包括用于形成输入输出器件的外围区；在所述基底表面形成伪栅结构，所述伪栅结构包括伪栅极，位于外围区的伪栅结构为外围区伪栅结构；对外围区伪栅结构两侧的基底进行轻掺杂漏工艺，形成第一掺杂层；对所述第一掺杂层进行退火处理，以均匀化所述第一掺杂层内掺杂离子分布；在所述伪栅结构两侧的基底内形成源区或漏区；形成金属栅极结构。本发明通过在形成第一掺杂层的步骤之后，对所述第一掺杂层进行退火处理，以使所述第一掺杂层内的掺杂离子分布均匀，能够有效提高所述第一防穿通层的性能，有助于维持浅结，进一步防止短沟道效应并减小沟道漏电流，提高所形成半导体结构的性能。

技术领域

本发明涉及半导体制造领域，特别涉及一种半导体结构的形成方法。

背景技术

半导体器件中，晶体管是一种重要的基本器件。晶体管的基本结构包括三个主要区域：源极(Source)、漏极(Drain)以及栅极(Gate)。其中源极和漏极是通过高掺杂形成。根据器件类型不同，可以分为N型掺杂(NMOS)和P型掺杂(PMOS)。

随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元器件数量也越来越多，元器件的尺寸也随之减小。随着MOS器件尺寸的减小，MOS器件的沟道随之缩短。由于沟道缩短，MOS器件的缓变沟道近似不再成立，而凸显出各种不利的物理效应(特别是短沟道效应)，这使得器件性能和可靠性发生退化，限制了器件尺寸的进一步缩小。目前，通常使用超浅结(Ultra Shallow Junction)结构以改善器件的短沟道效应。

超浅结结构就是在重掺杂的源极和漏极之间沟道区的两端，设置轻掺杂(LightlyDoped Drain,LDD)的区域，使漏区的轻掺杂区域(即轻掺杂漏区)承受部分电压，以控制晶体管的短沟道效应，改善器件性能。

但是通过这种方法形成的晶体管依旧存在结漏电的问题，影响所形成器件的性能。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，抑制超浅结器件结漏电，提高所形成晶体管的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

形成基底，所述基底包括用于形成输入输出器件的外围区；

在所述基底表面形成伪栅结构，所述伪栅结构包括伪栅极，位于外围区的伪栅结构为外围区伪栅结构；

对外围区伪栅结构两侧的基底进行轻掺杂漏工艺，形成第一掺杂层；

对所述第一掺杂层进行退火处理，以均匀化所述第一掺杂层内掺杂离子分布；

在所述伪栅结构两侧的基底内形成源区或漏区；

在所述基底上形成覆盖伪栅结构、源区或漏区的介质层，所述介质层露出所述伪栅极；

去除所述外围区伪栅极，形成第一开口；

在所述第一开口中形成金属栅极结构。

可选的，对所述第一掺杂层进行退火处理的步骤包括：通过瞬时增强扩散退火的方式对所述第一掺杂层进行退火处理。

可选的，通过瞬时增强扩散退火的方式对所述第一掺杂层进行退火处理的步骤包括：所述退火处理的温度在750℃到850℃范围内。

可选的，通过瞬时增强扩散退火的方式对所述第一掺杂层进行退火处理的步骤包括：所述退火处理的时间在20分钟到60分钟范围内。

可选的，对外围区伪栅结构两侧的基底进行轻掺杂漏工艺的步骤包括：通过对外围区伪栅结构两侧的基底进行第一离子注入以形成第一掺杂层。