[发明专利]半导体装置及其制造方法

说明书

本发明公开了半导体装置及其制造方法，涉及半导体技术领域。该方法包括：提供半导体结构；去除各第一组鳍片的未被其栅极结构覆盖的露出部分的至少一部分；在各第一组鳍片的剩余部分上执行第一外延生长，形成第一外延体；对第一外延体执行第一退火处理，使得第一外延体的下部体积增加上部体积减小，其中第一外延体在第一退火处理前后都是彼此分离的；在第一外延体上执行第二外延生长，形成第二外延体；对第二外延体执行第二退火处理，使得第二外延体的下部体积增加上部体积减小，其中第二外延体在第二退火处理前后都是彼此分离的。本发明使得器件的应力效应变大，外延体的接触面积变大，接触电阻减小，提高器件性能。

技术领域

本发明涉及半导体技术领域，特别涉及半导体装置及其制造方法。

背景技术

随着鳍式场效应晶体管(Fin Field-Effect Transistor，简称为FinFET)的发展，寄生外部电阻R_ext变得越来越重要。寄生外部电阻主要来源于源区/漏区(S/D)的硅化物与硅之间的接触电阻。

大部分金属会造成比较强的费米能级钉扎(Fermi level pinning，简称为FLP)效应，使得费米能级接近硅带隙的中间位置。这造成比较大的肖特基势垒高度(SchottkyBarrier Height)，从而使得接触电阻恶化。由于费米能级钉扎效应，从而造成很难减小肖特基势垒高度。关于接触电阻与肖特基势垒高度的关系如关系式(1)所示。

其中，ρ_c为硅化物与硅之间的接触电阻率，Ф_Bn为肖特基势垒高度，N_D为N型杂质掺杂浓度，ε_r为相对介电常数，m*为电子有效质量，为普朗克常量，q为电子电荷。

现有技术中，FinFET的源极或漏极处的硅化物作为接触体，形成该接触体时会出现两种情况：

1)相邻的硅化物发生融合，这造成接触体的面积比较小，并且应力效应也会降低；

2)相邻的硅化物未发生融合，但是该硅化物的外延体积比较小，应力效应不明显，接触体的表面为多边形，并且接触体的面积不够大，接触体的电阻较大。

发明内容

本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了新的技术方案。

本发明一个实施例的目的之一是：提供一种半导体装置的制造方法。本发明一个实施例的目的之一是：提供一种半导体装置。从而使得器件的应力效应变大，接触电阻减小。

根据本发明的第一方面，提供了一种半导体装置的制造方法，包括以下步骤：提供半导体结构，所述半导体结构包括：衬底结构，所述衬底结构包括半导体衬底；突出于所述衬底结构的一个或多个鳍片，所述鳍片包括半导体层，所述半导体层延伸到所述半导体衬底中，所述一个或多个鳍片包括用于形成第一类型器件的第一组鳍片；以及分别包绕所述一个或多个鳍片的一部分的栅极结构；去除各所述第一组鳍片的未被其栅极结构覆盖的露出部分的至少一部分；在各所述第一组鳍片的剩余部分上执行第一外延生长，形成第一外延体；对所述第一外延体执行第一退火处理，使得所述第一外延体的下部体积增加上部体积减小，其中所述第一外延体在所述第一退火处理前后都是彼此分离的；在对所述第一外延体执行第一退火处理之后，在所述第一外延体上执行第二外延生长，形成第二外延体；对所述第二外延体执行第二退火处理，使得所述第二外延体的下部体积增加上部体积减小，其中所述第二外延体在所述第二退火处理前后都是彼此分离的。

在一些实施例中，所述衬底结构还包括在所述半导体衬底之上的绝缘层，所述一个或多个半导体鳍片突出于所述绝缘层。

在一些实施例中，所述去除包括：利用图案化的第一蚀刻掩模对露出所述第一组鳍片的未被其栅极结构覆盖的露出部分进行蚀刻。