[发明专利]一种面向多个粗粒度动态可重构阵列的数据缓存更新系统

说明书

本申请提供了一种面向多个粗粒度动态可重构阵列的数据缓存更新系统，基于传统的多阵列可重构系统，增加了一个片上更新仲裁模块。该模块与片上数据缓存模块耦合，包括四个分别与片上初始操作数寄存器、片上初始常数寄存器、阵列中间数据存储器和输出寄存器紧耦合的自衰减更新仲裁控制器，用于对片上初始数据、阵列计算中间数据以及输出数据的生命值进行判决，一旦有数据生命终止，就向相应的缓存单元发出数据更新请求。本发明基于对片上数据生命周期进行统一管理，提供了一种片上缓存单元动态复用的实现方法，提高了大规模可重构阵列的存储利用率（其中每个数据的生命周期由软件运行得到，存放在外存中）。

技术领域

本发明涉及嵌入式可重构系统领域，具体地，涉及一种面向多个粗粒度动态可重构阵列的数据缓存更新系统的实现方法。

背景技术

处理器与专用集成电路是传统的计算机系统结构的运算平台，处理器的特点在于通过执行指令集中的相关指令来完成计算，不去改动底层的硬件环境。但处理器的运算速度要比专用集成电路慢很多，每个独立的操作具有更高的执行开销。专用集成电路的特点在于用硬件来实现应用的操作具有很高的速度、效率和精度，但其缺陷在于开发周期太长，代价太高，而且硬件电路一旦制作好以后是不能被随意改动的。

FPGA可重构技术的出现，大大改变了传统的嵌入式设计的方法，可重构计算作为一种新型时空域的计算模式，获得了越来越广泛的关注，其主要的应用领域包括多媒体处理、移动通信、数字信号处理、数据加解密等。然而，在军事目标匹配、大数运算、声呐波束合成、基因组匹配、图像纹理填充、集成电路的计算机辅助设计等等之中，随应用场合的不同，可重构系统对性能的提高程度也大不相同。一般情况下，系统内FPGA数量越多，总体的性能就越好，按系统中FPGA的芯片数量进行平均，每块FPGA能使运算速度提高7~30倍，但平均每块芯片提高的速度倍数很低。

随着计算性能要求的提高，计算复杂度的越来越高，粗粒度可重构架构的计算资源也大量增加，使用多个可重构阵列来完成这些应用，对存储空间的需求量更是大量增加。然而有些数据在一两个计算周期过后便永不再被访问，却依然占用着存储空间，导致存储空间利用率降低。因此如何动态释放更新存储空间，提高存储空间复用率，成为了提高可重构系统计算性能研究中的一个重要课题。

发明内容

本发明的目的在于解决上述现有技术中存在的问题，提供一种面向多个粗粒度动态可重构阵列的数据缓存更新系统，基于传统的可重构单元片上缓存模块，增加了片上更新仲裁模块，对片上数据的生命周期进行统一管理，提供了一种片上缓存结构的动态复用方法，提高了大规模可重构阵列的存储利用率。

为解决上述技术问题，本发明采用的技术方案是：对传统的片上初始操作数寄存器、片上初始常数寄存器、阵列中间数据存储器和输出寄存器，分别紧耦合一个自衰减更新仲裁控制器。通过数据交互，判断每一个数据的生命是否终止，若终止，则将数据更新请求发送给各个片上缓存单元，完成缓存空间的动态更新。

本发明提供了提供一种面向多个粗粒度动态可重构阵列的数据缓存更新系统的实现方法，其结构包括：片内外数据传输控制器，用于仲裁数据从外部存储器写入可重构单元共享存储器和数据从可重构单元共享存储器写出外部存储器；可重构单元共享存储器，用于存储可重构阵列运算需要的数据，以及可重构阵列的计算结果；可重构处理器，包括：可重构计算阵列，用于进行算术逻辑运算。片上缓存模块，用于存储可重构阵列运算需要的数据，以及可重构阵列的计算结果；片上更新仲裁模块，用于对片上数据生命周期进行管理，仲裁缓存更新。

所述片上缓存模块，其结构包括：片上初始操作数寄存器、片上初始常数寄存器、阵列中间数据存储器和输出寄存器。所述片上初始操作数寄存器：用于存储预取的可重构阵列运算初始操作数；所述片上初始常数寄存器：用于存储预取的可重构阵列运算中所需常数。如LU分解算法运算中用到的消元系数，FFT算法运算中的旋转因子和FIR算法运算中的滤波系数等；所述阵列中间数据存储器：用于存放可重构阵列计算的中间结果；所述输出寄存器，用于存放可重构阵列的最终输出结果。