[发明专利]一种神经元硬件装置及用这种装置模拟脉冲神经网络的方法

说明书

技术领域

本发明涉及大规模脉冲神经网络技术，具体是一种用神经元硬件装置模拟脉冲神经网络的方法。

背景技术

神经科学的快速发展已经积累了很多关于人类大脑结构和功能的知识。研究表明大脑是由密集的、复杂的神经元互联组成，其显现出许多惊人的特性，例如模式识别和决策控制等。当前关于生物神经元的理解是：它们通过脉冲的时序传输信息和进行计算。研究者提出了脉冲神经网络的计算模型，它模拟了神经元之间的信息传输和神经元内部的信号处理等行为。目前有许多领域采用基于脉冲神经网络的运算方法，例如预测、图像处理、模式识别和人工视觉系统等等，这些应用都要求大量的神经元互联形成一个脉冲神经网络系统，因此，需要一个高效的架构去构建脉冲神经网络硬件系统。

目前在实现脉冲神经网络时，常用的方法是采用软件模拟脉冲神经网络的方法。软件建模模拟脉冲神经网络比较容易实现、开发周期短，但是软件一般是基于冯•诺依曼的串行执行架构，因此对于大规模神经网络而言，软件模拟需要占用大量的模拟时间并且可拓展性较差。

其它的实现方法包括采用专用集成电路。比如单片VLSI模型（Very Large Scale Integration，也就是VLSI，超大规模集成电路）和晶片规模的神经元专用集成电路系统。相对第一类软件模拟的方法，这种方法在执行速度上有了很大的提高；另外也可以采用FPGA的器件（Field Programmable Gate Array，也就是FPGA，现场可编程门阵列）来实现，现场可编程门阵列器件可以实现一个高度并行的数字系统，且可以通过比特流更改器件配置，具有较好的灵活性。在采用专用集成电路和现场可编程门阵列器件实现脉冲神经网络的过程中，神经元节点的硬件结构非常重要。因为如果神经元节点占用的硬件资源较少，那么硬件器件就可以容纳更多的神经元，非常利于实现大规模神经网络硬件系统。

因此脉冲神经网络的实现需要考虑系统可拓展的能力，较低的计算资源消耗，和较高的执行速度。

发明内容

本发明的目的是针对现有技术的不足，而提供一种用神经元硬件装置模拟脉冲神经网络的方法。这种神经元硬件装置能减少单个神经元节点占用的硬件资源。通过使用这种神经元硬件装置模拟脉冲神经网络，具有模拟时间短、可拓展性较好，而且能够减少脉冲神经网络占用的硬件资源，进而能提高硬件器件容纳神经元的能力。

实现本发明内容的技术方案是：

一种神经元硬件装置，包括神经网络，所述神经网络包括多个神经元层，所述神经元层包含多个神经元，所述神经元包含一个突触层，所述突触层包含多个突触。

所述的突触为IP核，所述IP核的输入、输出信号端口包括脉冲输入端口、配置信息输入端口、在恢复状态的资源份数输入/输出端口、在活动状态的资源份数输入/输出端口、在不活动状态的资源份数输入/输出端口、突触电流输入/输出端口、突触效能的利用率输入/输出端口和输入/输出握手信号端口。

所述的突触层为多个突触并联形成的突触网络。

所述的神经元包括神经元计算核心、数据包解码器、参数存储器、脉冲缓存器、细胞控制器、脉冲产生控制器、拓扑信息存储器和通信接口模块，通信接口模块、数据包解码器、脉冲缓存器、神经元计算核心、细胞控制器和脉冲产生控制器顺序连接，脉冲产生控制器与通信接口模块连接，参数存储器与数据包解码器、神经元计算核心、脉冲产生控制器连接；拓扑信息存储器与数据包解码器、脉冲产生控制器连接；

通信接口模块与神经元层的层控制器连接。

所述的神经元层为多个神经元并联形成的神经元网络。

所述神经元层包括顺序连接的层数据包解码器、存储器、神经元计算块、层控制器、层数据包生成器和层通信接口模块，层通信接口模块与层数据包解码器连接；

层通信接口模块与全局通信模块连接。

一种用上述的神经元硬件装置模拟脉冲神经网络的方法，包括如下步骤：

1）确定突触模型：采用具有动态突触特性的神经元数学模型模拟生物学突触的动力学特性；

2）模拟突触：基于具有动态突触特性的神经元数学模型，采用一个IP核模拟单个突触的功能，并将IP核作为多个突触共享的计算组件；

3）模拟神经元：在同一个神经元内，多个突触共享一个突触的计算组件IP核，多个虚拟的突触与数据包解码器、参数存储器、脉冲缓存器、细胞控制器、脉冲产生控制器、拓扑信息存储器和通信接口模块模拟一个神经元的功能；