[发明专利]DDR3接口中的FPGA设备的复位、读写校准方法及设备

说明书

本发明涉及一种DDR3接口中的FPGA设备的复位、读写校准方法及设备。一种DDR3接口中的FPGA设备，通过FPGA设备作为DDR3系统中的DDR3 memory一侧，FPGA根据DDR3控制器的复位、写校准、读校准命令，完成DDR3读写操作前的初始化，包括锁相环模块、命令译码模块、地址转换模块、数据处理模块、数据存储模块。本发明扩展了FPGA功能，将FPGA作为DDR3系统的DDR memory一侧，实现了DDR3控制器的复位、读写校准的功能；并且，通过本发明记载的FPGA的实现方案，保证了FPGA和DDR3控制器之间的正确通信。

技术领域

本发明涉及通信技术领域，尤其是涉及一种应用在第三代双倍数据速率(DoubleData Rate 3，DDR3)接口中的现场可编程门阵列的数据读、写校准方法及现场可编程门阵列设备(Field Programmable Gate Array，FPGA)。

背景技术

在传统设计[CN201310180043.8]中FPGA往往作为DDR控制器对主存储器进行访存相关操作进行合理调度，缩短访存时间，提高主存储器的带宽目的，对于将FPGA作为DDR存储器一端的设计比较少见。[CN200910119666.8]提出了一种FPGA位于DDR存储器一端的设计，该设计能够接受来自DDR控制器的读写操作。

但随着集成电路的飞速发展，处理器主频和带宽有了很大的提高，处理器上会集成多个DDR控制器，这些DDR控制器进行了多次版本升级，以满足不断推出的高速度、高带宽、大容量主存储器。根据2010年JEDEC(Joint Electronic Devices EngineeringCouncil，联合电子器件与设备委员会)颁布了新一代内存规范JESD79-3E(即DDR3内存规范)，DDR3控制器向DDR3存储器发出复位、读写校准、读写操作等命令，DDR3存储器按照规范定义正确响应接收到的命令，完成数据的读写工作。现有技术[CN200910119666.8]提出了一种FPGA位于DDR存储器一端的设计方法没有复位控制功能和读写校准功能(WriteLeveling and Read Leveling)，不符合规范的流程要求，因此，无法满足DDR3控制器需求。

本发明主要提供了一种DDR3接口中的FPGA的复位、写校准、读校准的操作方法，使得DDR3控制器和FPGA组成的DDR3系统满足规范需求。

发明内容

为解决上述问题，本发明特提供了一种DDR3接口中的FPGA的复位、写校准、读校准的操作方法及FPGA设备，提出了一种满足DDR3规范的DDR3系统。

一种DDR3接口中FPGA设备的复位操作方法包括以下步骤：

FPGA设备上电后等待电源和时钟稳定；

FPGA设备接收来自DDR3接口中DDR3控制器的信息发送端口的复位管脚的复位信号(Reset)，收到Reset为高电平后，复位FPGA设备中的所有模块。

一种DDR3接口中现场可编程门阵列FPGA设备的写校准方法包括以下步骤：

FPGA设备接收来自DDR3控制器的信息发送端口的差分时钟信号(CK与CK#)和时钟使能信号(CKE)；

FPGA设备将自身的时钟信号调整为接收到的DDR3控制器的信息发送端口的时钟信号；

FPGA设备接收来自DDR3控制器的信息发送端口的操作命令后，根据DDR3控制器的信息发送端口的时钟信号对接收到的操作命令进行译码，确定接收到写校准命令；

FPGA设备接收来自DDR3控制器的信息发送端口的数据选通信号(DQS与DQS#)；

FPGA设备将接收到的差分时钟信号(CK与CK#)对数据选通信号(DQS与DQS#)进行上升沿采样，采样值到数据选通信号(DQS与DQS#)为高电平时，对数据信号(DQ)赋值为1。